(EN) The purpose of the present invention is to reduce the circuit scale of a shift register. A shift register includes a holding circuit (11) and a clock output circuit (12) in each stage. The clock output circuit (12) has an output terminal (O) that outputs a high-level or a low-level signal on the basis of at least one output (Q) from the holding circuit (11) and a second clock signal. The holding circuit (11) performs a reset operation on the basis of a first clock signal that is applied to a transistor (N1).
(FR) L'invention a pour objectif de réduire l'échelle de circuit d'un registre à décalage. Un registre à décalage comprend un circuit de maintien (11) et un circuit de sortie d'horloge (12) à chaque étage. Le circuit de sortie d'horloge (12) comprend un terminal de sortie (O) qui génère un signal de niveau haut ou de niveau bas d'après au moins une sortie (Q) du circuit de maintien (11) et un second signal d'horloge. Le circuit de maintien (11) effectue une opération de réinitialisation d'après un premier signal d'horloge appliqué à un transistor (N1).
(JA) シフトレジスタの回路規模を縮小化する。各段に保持回路（１１）及びクロック出力回路（１２）を含むシフトレジスタであって、クロック出力回路（１２）は、保持回路（１１）の少なくとも１つの出力（Ｑ）と第２クロック信号とに基づいて、ハイレベルまたはローレベルの信号を出力する出力端子（Ｏ）を備え、保持回路（１１）は、トランジスタ（Ｎ１）に与えられる第１クロック信号に基づいてリセット動作を行う。