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1. WO2013084654 - シミュレーション実行方法、プログラム及びシステム

公開番号 WO/2013/084654
公開日 13.06.2013
国際出願番号 PCT/JP2012/078940
国際出願日 08.11.2012
IPC
G06F 11/28 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
11エラー検出;エラー訂正;監視
28処理順序の正しさを検査することによるもの
CPC
G06F 11/261
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
26Functional testing
261by simulating additional hardware, e.g. fault simulation
G06F 2117/08
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2117Details relating to the type or aim of the circuit design
08HW-SW co-design, e.g. HW-SW partitioning
G06F 30/20
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
20Design optimisation, verification or simulation
G06F 30/33
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
32Circuit design at the digital level
33Design verification, e.g. functional simulation or model checking
出願人
  • インターナショナル・ビジネス・マシーンズ・コーポレーション INTERNATIONAL BUSINESS MACHINES CORPORATION [US]/[US]
  • 日本アイ・ビー・エム株式会社 IBM JAPAN, LTD. [JP]/[JP] (MG)
発明者
  • 村瀬 正名 MURASE Masana
  • 張 綱 ZHANG Gang
  • 清水 周一 SHIMIZU Shuichi
代理人
  • 上野 剛史 UENO Takeshi
優先権情報
2011-26541305.12.2011JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SIMULATION EXECUTION METHOD, PROGRAM AND SYSTEM
(FR) PROCÉDÉ, PROGRAMME ET SYSTÈME D'EXÉCUTION DE SIMULATION
(JA) シミュレーション実行方法、プログラム及びシステム
要約
(EN)
Provided is a technique which improves speed of parallel execution of logical processes without sacrificing accuracy of update timing of data in a parallel discrete event simulation method. The present invention is characterized in executing a logical process for which a longer time lag occurs for receiving than for transmitting for only an initial shift of a predetermined period of before starting an entire simulation. The initial shift is preferably set at half the value of the difference between the time lag for reception and the time lag for transmission. Logical processes which are shifted by only the initial shift of the predetermined period and executed operate by transmitting null messages to one another so that each of the null messages, after a predetermined time lag, arrives at a logical process of a peer, whereupon each of the logical processes further sends a null message to the logical process of the peer at the point when the first-mentioned null message has been received. In this manner, the simulation progresses by performing synchronization by way of the null messages.
(FR)
L'invention concerne une technique qui améliore la vitesse d'exécution parallèle de processus logiques sans sacrifier la précision de synchronisation de mise à jour de données dans un procédé de simulation d'évènement discret parallèle. La présente invention est caractérisée par l'exécution d'un processus logique pour lequel un retard est plus long pour la réception que pour la transmission pour seulement un décalage initial d'une période prédéterminée avant le lancement d'une simulation entière. Le décalage initial est de préférence réglé à la moitié de la valeur de la différence entre le retard pour la réception et le retard pour l'émission. Des processus logiques qui sont décalés par seulement le décalage initial de la période prédéterminée et exécutée, fonctionnent par transmission de messages nuls l'un à l'autre de manière à ce que chacun des messages nuls, après un retard prédéterminé, arrive au niveau d'un processus logique d'un pair, après quoi chacun des processus logiques transmet en outre un message nul au processus logique du pair à l'instant auquel le message nul mentionné en premier a été reçu. De cette manière, la simulation progresse par réalisation d'une synchronisation au moyen de messages nuls.
(JA)
 並列離散イベント・シミュレーション方式において、データの更新タイミングの正確性を犠牲にすることなく、論理プロセスの並列実行の速度を向上する技法を提供すること。 送信よりも受信により長いタイムラグが生じる方の論理プロセスを、全体のシミュレーションを開始する前に、所定期間の初期シフトだけ実行させておくことを特徴とするものである。初期シフトは好適には、受信のタイムラグと送信のタイムラグの差の半分の値に設定される。所定期間の初期シフトだけずれて実行される論理プロセスは、nullメッセージを送信しあうことで動作し、それぞれのnullメッセージは、所定のタイムラグの後、相手の論理プロセスに到着し、それぞれの論理プロセスは、nullメッセージを受け取った時点で更に相手の論理プロセスにnullメッセージを送る。こうして、nullメッセージにより同期をとることによってシミュレーションが進行する。
他の公開
DE1120120047281
GB1405177.5
国際事務局に記録されている最新の書誌情報