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1. WO2013080248 - 薄膜トランジスタアレイの製造方法、薄膜トランジスタアレイ及び表示装置

公開番号 WO/2013/080248
公開日 06.06.2013
国際出願番号 PCT/JP2011/006642
国際出願日 29.11.2011
IPC
H01L 21/336 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334ユニポーラ型の装置の製造のための多段階工程
335電界効果トランジスタ
336絶縁ゲートを有するもの
H01L 21/20 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
20基板上への半導体材料の析出,例.エピタキシャル成長
H01L 29/786 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
786薄膜トランジスタ
CPC
H01L 21/02532
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
02104Forming layers
02365Forming inorganic semiconducting materials on a substrate
02518Deposited layers
02521Materials
02524Group 14 semiconducting materials
02532Silicon, silicon germanium, germanium
H01L 21/02675
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
02104Forming layers
02365Forming inorganic semiconducting materials on a substrate
02656Special treatments
02664Aftertreatments
02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
02675using laser beams
H01L 27/1281
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
12the substrate being other than a semiconductor body, e.g. an insulating body
1214comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
1259Multistep manufacturing methods
127with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
1274using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
1281by using structural features to control crystal growth, e.g. placement of grain filters
H01L 27/1285
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
12the substrate being other than a semiconductor body, e.g. an insulating body
1214comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
1259Multistep manufacturing methods
127with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
1274using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
1285using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
出願人
  • パナソニック株式会社 PANASONIC CORPORATION [JP]/[JP] (AllExceptUS)
  • 松本 光正 MATSUMOTO, Mitsutaka (UsOnly)
  • 菅原 祐太 SUGAWARA, Yuta (UsOnly)
発明者
  • 松本 光正 MATSUMOTO, Mitsutaka
  • 菅原 祐太 SUGAWARA, Yuta
代理人
  • 新居 広守 NII, Hiromori
優先権情報
公開言語 (言語コード) 日本語 (ja)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) THIN FILM TRANSISTOR ARRAY MANUFACTURING METHOD, THIN FILM TRANSISTOR ARRAY AND DISPLAY DEVICE
(FR) PROCÉDÉ DE FABRICATION DE RÉSEAU DE TRANSISTOR À COUCHES MINCES, RÉSEAU DE TRANSISTOR À COUCHES MINCES, ET DISPOSITIF D'AFFICHAGE
(JA) 薄膜トランジスタアレイの製造方法、薄膜トランジスタアレイ及び表示装置
要約
(EN) The present invention includes the following steps: a first step for preparing a substrate (1); a second step for forming a plurality of gate electrodes (3a, 3b) on top of the substrate (1); a third step for forming a gate insulating layer (6) on top of the plurality of gate electrodes (3a, 3b); a fourth step for forming an amorphous silicon layer on top of the gate insulating layer (6); a fifth step for irradiating regions of the amorphous silicon layer above the gate electrodes (3a, 3b) with laser light having a wavelength between 473nm and 561nm and thereby forming crystalline silicon layer regions (7a', 7b') in the regions above the gate electrodes (3a, 3b) and also forming amorphous silicon layer regions (12') in regions other than those above the gate electrodes (3a, 3b); and a sixth step for forming a source electrode and a drain electrode in the upper portion of the crystalline silicon layer regions (7a', 7b'). The film thickness of the gate insulating layer (6) and that of the amorphous silicon layer are configured so as to satisfy a prescribed expression.
(FR) La présente invention concerne un procédé impliquant les étapes suivantes : une première étape consistant à préparer un substrat (1); une deuxième étape consistant à former une pluralité d'électrodes de grille (3a, 3b) sur le dessus du substrat (1); une troisième étape consistant à former une couche isolante de grille (6) sur le dessus de la pluralité d'électrodes de grille (3a, 3b); une quatrième étape consistant à former une couche de silicium amorphe sur le dessus de la couche isolante de grille (6); une cinquième étape consistant à irradier des régions de la couche de silicium amorphe au-dessus des électrodes de grille (3a, 3b) avec une lumière laser ayant une longueur d'onde entre 473 nm et 561 nm et de ce fait à former des régions de couche de silicium cristallin (7a', 7b') dans les régions au-dessus des électrodes de grille (3a, 3b), et en outre à former des régions de couche de silicium amorphe (12') dans des régions autres que celles au-dessus des électrodes de grille (3a, 3b); et une sixième étape consistant à former une électrode de source et une électrode de drain dans la partie supérieure des régions de couche de silicium cristallin (7a', 7b'). L'épaisseur de film de la couche isolante de grille (6) et celle de la couche de silicium amorphe sont configurées de façon à satisfaire une expression prédéfinie.
(JA)  基板(1)を準備する第1工程と、基板(1)上に複数のゲート電極(3a,3b)を形成する第2工程と、複数のゲート電極(3a,3b)上にゲート絶縁層(6)を形成する第3工程と、ゲート絶縁層(6)上に非晶質性シリコン層を形成する第4工程と、波長が473nm以上561nm以下であるレーザー光をゲート電極(3a,3b)の上方の領域における非晶質性シリコン層に照射することにより、ゲート電極(3a,3b)の上方の領域に結晶性シリコン層領域(7a',7b')を形成するとともに、ゲート電極(3a,3b)の上方以外の領域に非晶質性シリコン層領域(12')を形成する第5工程と、結晶性シリコン層領域(7a',7b')の上方にソース電極及びドレイン電極を形成する第6工程と、を含む。ゲート絶縁層(6)の膜厚及び非晶質性シリコン層の膜厚は、所定の関係式を満たすように構成される。
関連特許文献
国際事務局に記録されている最新の書誌情報