WIPO logo
Mobile | Deutsch | English | Español | Français | 한국어 | Português | Русский | 中文 | العربية |

World Intellectual Property Organization
1. (WO2013046992) チップの三次元実装方法

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2013/046992    国際出願番号:    PCT/JP2012/070869
国際公開日: 04.04.2013 国際出願日: 10.08.2012
H01L 25/065 (2006.01), H01L 21/60 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
出願人: Tokyo Electron Limited [JP/JP]; 3-1, Akasaka 5-chome, Minato-ku, Tokyo 1076325 (JP) (米国を除く全ての指定国).
YAMAGUCHI Eiji [JP/JP]; (JP) (米国のみ).
IIDA Itaru [JP/JP]; (JP) (米国のみ).
HARADA Muneo [JP/JP]; (JP) (米国のみ).
NAKAO Ken [JP/JP]; (JP) (米国のみ)
発明者: YAMAGUCHI Eiji; (JP).
IIDA Itaru; (JP).
HARADA Muneo; (JP).
代理人: BECCHAKU Shigehisa; Matsuoka Tamuracho Bldg. 7th Floor, 22-10, Shinbashi 5-chome, Minato-ku, Tokyo 1050004 (JP)
2011-210718 27.09.2011 JP
(JA) チップの三次元実装方法
要約: front page image
(EN)The present invention provides a method for three-dimensionally mounting a chip that prevents thermal degradation of a chip in a semiconductor device and prevents a decrease in production efficiency. When an upper chip (11) is laminated on a lower chip (11), the end portion of each wire (13) on the upper surface of the lower chip (11) and each electrode pad (14) arranged on the lower surface of the upper chip (11) are set to face each other, and both chips (11) are bonded to each other with an adhesive (15) containing a reduction agent dissolved by heating, which is interposed between both chips. Heating the plurality of laminated chips (11) dissolves the adhesive (15) and continued heating bonds the mutually facing end portion of each wire (13) and each electrode pad (14).
(FR)La présente invention porte sur un procédé de montage tridimensionnel d'une puce qui empêche une dégradation thermique d'une puce dans un dispositif à semi-conducteur et empêche une réduction du rendement de production. Lorsqu'une puce supérieure (11) est stratifiée sur une puce inférieure (11), la partie d'extrémité de chaque fil (13) sur la surface supérieure de la puce inférieure (11) et chaque plot d'électrode (14) agencé sur la surface inférieure de la puce supérieure (11) sont placés de manière à se faire face, et les deux puces (11) sont collées l'une à l'autre par un adhésif (15) contenant un agent réducteur dissous par chauffage, qui est intercalé entre les deux puces. Un chauffage de la pluralité de puces stratifiées (11) dissout l'adhésif (15) et un chauffage prolongé colle la partie d'extrémité de chaque fil (13) et chaque plot d'électrode (14) se faisant mutuellement face.
(JA) 半導体デバイスにおけるチップの熱劣化を防止するとともに、製造効率の低下を防止することができるチップの三次元実装方法を提供する。下のチップ(11)に上のチップ(11)を積層する際、下のチップ(11)の上側表面における各配線(13)の端部と上のチップ(11)の下側表面に配された各電極パッド(14)とを対向させ、且つ両チップ(11)の間に加熱によって消失する還元剤を含む粘着剤(15)を介在させて両チップ(11)同士を粘着させる。積層された複数のチップ(11)を加熱して粘着剤(15)を消失させ、さらに加熱を継続して対向する各配線(13)の端部と各電極パッド(14)とを接合させる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)