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1. (WO2013039135) 高耐圧半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2013/039135    国際出願番号:    PCT/JP2012/073426
国際公開日: 21.03.2013 国際出願日: 13.09.2012
IPC:
H01L 21/8234 (2006.01), H01L 27/06 (2006.01), H01L 27/088 (2006.01)
出願人: FUJI ELECTRIC CO., LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530 (JP) (米国を除く全ての指定国).
YAMAJI, Masaharu [JP/JP]; (JP) (米国のみ)
発明者: YAMAJI, Masaharu; (JP)
代理人: SAKAI, Akinori; A. SAKAI & ASSOCIATES, 20F, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006020 (JP)
優先権情報:
2011-202681 16.09.2011 JP
発明の名称: (EN) HIGH-VOLTAGE SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR À HAUTE TENSION
(JA) 高耐圧半導体装置
要約: front page image
(EN)An n-well region (201) and an n- region (101) surrounding the n-well region (201) are disposed on the surface layer of a p- silicon substrate (100). The n- region (101) is provided with a breakdown voltage region wherein high-voltage MOSFETs (71, 72) are positioned. The n-well region (201) is provided with a logic circuit region (19) wherein a logic circuit is positioned. A p- opening (131) is disposed between a drain region (103) of the high-voltage MOSFETs (71, 72) and the logic circuit region (19). An n-buffer region (104), which is used for load resistors (104a, 104b), is disposed between a second pickup region (122) and the drain region (103). The p- opening (131) is disposed between the n-buffer region (104) and the logic circuit region (19). According to this configuration, a chip with a smaller surface area can be achieved, and a high-voltage semiconductor device having a level shift circuit with a rapid switching response speed can be provided.
(FR)L'invention concerne un dispositif caractérisé en ce qu'une région (201) de puits n et une région n- (101) entourant la région (201) de puits n sont disposées sur la couche de surface d'un substrat (100) en silicium p-. La région n- (101) comporte une région de tension de claquage où sont positionnés des MOSFET (71, 72) à haute tension. La région (201) de puits n comporte une région (19) de circuit logique où est positionné un circuit logique. Une ouverture p- (131) est disposée entre une région (103) de drain du MOSFET (71, 72) à haute tension et la région (19) de circuit logique. Une région (104) de tampon n, utilisée pour des résistances (104a, 104b) de charge, est disposée entre une deuxième région (122) de captage et la région (103) de drain. L'ouverture p- (131) est disposée entre la région (104) de tampon n et la région (19) de circuit logique. Selon cette configuration, une puce d'aire surfacique réduite peut être réalisée, et un dispositif semiconducteur à haute tension doté d'un circuit de décalage de niveau caractérisé par une réponse rapide de commutation peut être réalisé.
(JA) p-シリコン基板(100)の表面層には、nウエル領域(201)と、nウエル領域(201)を囲むn-領域(101)とが設けられる。n-領域(101)は、高耐圧MOSFET(71,72)が配置された耐圧領域を備えている。nウエル領域(201)は、論理回路が配置された論理回路領域(19)を備えている。高耐圧MOSFET(71,72)のドレイン領域(103)と論理回路領域(19)との間に、p-開口部(131)が設けられる。第2ピックアップ領域(122)とドレイン領域(103)の間に、負荷抵抗(104a、104b)として用いるnバッファ領域(104)が設けられる。p-開口部(131)は、nバッファ領域(104)と論理回路領域19との間に設けられる。これにより、チップの小面積化を実現し、スイッチング応答速度が速いレベルシフト回路を有する高耐圧半導体装置を提供することができる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)