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1. (WO2013038511) 半導体集積回路の設計方法及び半導体集積回路の設計プログラム
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2013/038511 国際出願番号: PCT/JP2011/070895
国際公開日: 21.03.2013 国際出願日: 13.09.2011
IPC:
G06F 17/50 (2006.01)
出願人: NAKAMOTO, Shinichi[JP/JP]; JP (UsOnly)
FUJITSU LIMITED[JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP (AllExceptUS)
発明者: NAKAMOTO, Shinichi; JP
代理人: ITOH, Tadahiko; 16th Floor, Marunouchi MY PLAZA (Meiji Yasuda Seimei Building), 1-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1000005, JP
優先権情報:
発明の名称: (EN) DESIGN METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT AND DESIGN PROGRAM FOR SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) PROCÉDÉ DE CONCEPTION POUR CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR ET PROGRAMME DE CONCEPTION POUR CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR
(JA) 半導体集積回路の設計方法及び半導体集積回路の設計プログラム
要約: front page image
(EN) A design method for a semiconductor integrated circuit comprises inserting, between a power supply voltage and a ground voltage, at least two types of capacitor cells each having a different ratio between the reciprocal of the capacitance value of a capacitor and the resistance value of an equivalent series resistor so that the impedance between the power supply voltage and the ground voltage at a resonant frequency and the impedance between the power supply voltage and the ground voltage at a target frequency each become an approximately desired value or the desired value or less, the resonant frequency being determined by the capacitances of the capacitor cells and an external inductance.
(FR) Un procédé de conception pour un circuit intégré semi-conducteur consiste à : insérer entre une tension d'alimentation et une tension de masse, au moins deux types de cellules de condensateur ayant chacune un rapport différent entre la valeur réciproque de la capacitance d'un condensateur et la valeur de résistance d'une résistance série équivalente de sorte que l'impédance entre la tension d'alimentation et la tension de masse à la fréquence de résonance et l'impédance entre la tension d'alimentation et la tension de masse à une fréquence cible deviennent chacune une valeur approximativement souhaitée ou la valeur souhaitée ou moins, la fréquence de résonance étant déterminée par les capacitances des cellules de condensateur et une inductance externe.
(JA)  半導体集積回路の設計方法は、容量セルのキャパシタンスと外部のインダクタンスとに応じた共振周波数における電源電圧とグランド電圧との間のインピーダンスと、目標周波数における前記電源電圧と前記グランド電圧との間のインピーダンスとが、それぞれの所望値近傍又は該それぞれの所望値以下となるように、容量のキャパシタンス値の逆数と等価直列抵抗の抵抗値との比率が互いに異なる少なくとも2種類の容量セルを前記電源電圧と前記グランド電圧との間に挿入することを含む。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)