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国際公開番号: WO/2013/035818 国際出願番号: PCT/JP2012/072823
国際公開日: 14.03.2013 国際出願日: 06.09.2012
IPC:
H01L 29/78 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/739 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
02
半導体本体
06
半導体本体の形状に特徴のあるもの;半導体領域の形状,相対的な大きさまたは配列に特徴のあるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
70
バイポーラ装置
72
トランジスタ型装置,すなわち,供給される制御信号に連続的に応答できるもの
739
電界効果により制御されるもの
出願人: KURATA, Naoko[JP/JP]; JP (UsOnly)
MOMOTA, Seiji[JP/JP]; JP (UsOnly)
ABE, Hitoshi[JP/JP]; JP (UsOnly)
FUJI ELECTRIC CO., LTD.[JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530, JP (AllExceptUS)
発明者: KURATA, Naoko; JP
MOMOTA, Seiji; JP
ABE, Hitoshi; JP
代理人: SAKAI, Akinori; A. SAKAI & ASSOCIATES, 20F, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006020, JP
優先権情報:
2011-19597008.09.2011JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
要約:
(EN) Provided in an active region (30) is a trench gate structure including a p-base layer (2), an n+ emitter region (8), trenches (3), a gate oxide film (10), and a doped polysilicon gate electrode (11). A p-type extending region (C) formed by extending the p-base layer (2) toward an edge termination structure region (40) side is arranged at the outer periphery surrounding the plurality of trenches (3). The p-type extending region (C) includes one or more outer periphery annular trenches (3a) formed at the same time as the plurality of trenches (3). The outer periphery annular trench (3a) surrounds all the trenches (3). A second interval (b) between the outer periphery annular trench (3a) and the outermost trench (3) or between adjacent outer periphery annular trenches (3a) is smaller than a first interval (a) between adjacent trenches (3). Thus, a trench gate insulated gate type semiconductor device capable of suppressing reduction in withstand voltage and having high turnoff breakdown tolerance can be provided.
(FR) Selon l'invention, une structure de grille en tranchée comprenant une couche de base p (2), une région d'émetteur n+ (8), des tranchées (3), un film d'oxyde de grille (10) et une électrode de grille en polysilicium dopé (11) est placée dans une région active (30). Une région d'extension du type p (C) formée par extension de la couche de base p (2) vers un côté région de structure de terminaison de bord (40) est agencée au niveau de la périphérie extérieure entourant la pluralité de tranchées (3). La région d'extension du type p (C) comprend une ou plusieurs tranchées annulaires de périphérie extérieure (3a) formées en même temps que la pluralité de tranchées (3). La tranchée annulaire de périphérie extérieure (3a) entoure toutes les tranchées (3). Un second intervalle (b) entre la tranchée annulaire de périphérie extérieure (3a) et la tranchée (3) la plus à l'extérieur, ou entre des tranchées annulaires de périphérie extérieure (3a) adjacentes, est plus petit qu'un premier intervalle (a) entre des tranchées (3) adjacentes. Il est ainsi possible de produire un dispositif à semi-conducteur du type à grille isolée à grille en tranchée capable de supprimer une réduction de la tension de tenue et ayant une forte tolérance au claquage au blocage.
(JA)  活性領域(30)には、pベース層(2)、n+エミッタ領域(8)、トレンチ(3)、ゲート酸化膜(10)およびドープドポリシリコンゲート電極(11)からなるトレンチゲート構造が設けられている。複数のトレンチ(3)を取り巻く外周に、pベース層(2)をエッジ終端構造領域(40)側へ延在してなるp型延在領域(C)が設けられている。p型延在領域(C)には、複数のトレンチ(3)と同時に形成される1つ以上の外周環状トレンチ(3a)が設けられている。外周環状トレンチ(3a)は、全てのトレンチ(3)を取り囲む。外周環状トレンチ(3a)と最も外側のトレンチ(3)との間または隣り合う外周環状トレンチ(3a)間の第2間隔(b)は、隣り合うトレンチ(3)間の第1間隔(a)よりも小さい。これにより、耐圧低下を抑制するとともに、ターンオフ破壊耐量が高いトレンチゲート絶縁ゲート型半導体装置を提供することができる。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)