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1. WO2013011972 - 位相比較装置およびDLL回路

公開番号 WO/2013/011972
公開日 24.01.2013
国際出願番号 PCT/JP2012/068056
国際出願日 17.07.2012
IPC
H03K 5/00 2006.01
H電気
03基本電子回路
Kパルス技術
5このサブクラスの他のメイングループの1によっては包括されないパルスの操作
G06F 1/06 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
1グループG06F3/00~G06F13/00およびG06F21/00に包含されないデータ処理装置の細部
04クロック信号またはそれから直接誘導された信号の発生または分配
06複数のクロック信号を発生するクロック発生装置
H03K 5/135 2006.01
H電気
03基本電子回路
Kパルス技術
5このサブクラスの他のメイングループの1によっては包括されないパルスの操作
13単一の出力をもち,かつ入力信号を変換して所望の時間間隔を有するパルスを与える配置
135時間参照信号,例.クロック信号の使用によるもの
H03K 5/26 2006.01
H電気
03基本電子回路
Kパルス技術
5このサブクラスの他のメイングループの1によっては包括されないパルスの操作
22入力信号特性,例.傾斜,積分,にもとづいてパルスまたはパルス列をお互いに比較するための2つ以上の入力と1つの出力をもつ回路
26入力信号特性が持続時間,間隔,位置,周波数または順序であるもの
H03L 7/081 2006.01
H電気
03基本電子回路
L電子的振動またはパルス発生器の自動制御,起動,同期または安定化
7周波数または位相の自動制御;同期
06周波数または位相ロックループに加えられる基準信号を用いるもの
08位相ロックループの細部
081付加的な制御移相器を有するもの
H03L 7/10 2006.01
H電気
03基本電子回路
L電子的振動またはパルス発生器の自動制御,起動,同期または安定化
7周波数または位相の自動制御;同期
06周波数または位相ロックループに加えられる基準信号を用いるもの
08位相ロックループの細部
10初期同期を確実にするためのもの,またはキャプチャーレンジを広くするためのもの
CPC
H03D 13/00
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
DDEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
13Circuits for comparing the phase or frequency of two mutually-independent oscillations
H03K 2005/00097
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
5Manipulating of pulses not covered by one of the other main groups of this subclass
00013Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
00078Fixed delay
00097Avoiding variations of delay using feedback, e.g. controlled by a PLL
H03K 2005/00104
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
5Manipulating of pulses not covered by one of the other main groups of this subclass
00013Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
00078Fixed delay
00097Avoiding variations of delay using feedback, e.g. controlled by a PLL
00104using a reference signal, e.g. a reference clock
H03L 7/0816
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7Automatic control of frequency or phase; Synchronisation
06using a reference signal applied to a frequency- or phase-locked loop
08Details of the phase-locked loop
081provided with an additional controlled phase shifter
0812and where no voltage or current controlled oscillator is used
0816the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
H03L 7/085
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7Automatic control of frequency or phase; Synchronisation
06using a reference signal applied to a frequency- or phase-locked loop
08Details of the phase-locked loop
085concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
H03L 7/089
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7Automatic control of frequency or phase; Synchronisation
06using a reference signal applied to a frequency- or phase-locked loop
08Details of the phase-locked loop
085concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
089the phase or frequency detector generating up-down pulses
出願人
  • 株式会社メガチップス MegaChips Corporation [JP]/[JP] (AllExceptUS)
  • 柏倉正一郎 KASHIWAKURA Shoichiro [JP]/[JP] (UsOnly)
発明者
  • 柏倉正一郎 KASHIWAKURA Shoichiro
代理人
  • 吉竹 英俊 YOSHITAKE, Hidetoshi
優先権情報
2011-15792319.07.2011JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) PHASE COMPARISON DEVICE AND DLL CIRCUIT
(FR) DISPOSITIF DE COMPARAISON DE PHASE ET CIRCUIT DLL
(JA) 位相比較装置およびDLL回路
要約
(EN)
[Problem] The purpose of the invention is to expand a phase detection range by an arbitrary multiple of the period of a reference clock cycle, and enable an operation cycle to be freely selected when the invention is applied to a DLL circuit. [Solution] A phase comparison device is provided with: a frequency divider (12) which generates a divided clock (CLK3) by receiving a reference clock (CLK1) and dividing the clock by two; an inverter (13) which generates a divided inverted clock (CLK3B) by inverting the phase of the divided clock (CLK3); a DFF circuit (14) which generates a synchronized clock (CLK5) by synchronizing the divided inverted clock (CLK3B) with a delay clock (CLK4); a DFF circuit (15) which generates a final synchronized clock (CLK6) by synchronizing the clock (CLK5) again with a feedback clock (CLK2); and a phase comparator (11) which receives the divided clock (CLK3) and the final synchronized clock (CLK6) and compares the phases of these clocks.
(FR)
Le problème à résoudre dans le cadre de la présente invention consiste à étendre la plage de détection de phase par un multiple arbitraire de la période d'un cycle d'horloge de référence et de permettre à un cycle de fonctionnement d'être librement sélectionné lorsque l'invention est appliquée à un circuit à boucle à retard de phase (circuit DLL). La solution proposée consiste en un dispositif de comparaison de phase qui est pourvu : d'un diviseur de fréquence (12) qui génère une horloge divisée (CLK3) par réception d'une horloge de référence (CLK1) et par division de l'horloge par deux; d'un inverseur (13) qui génère une horloge inversée divisée (CLK3B) par inversion de la phase de l'horloge divisée (CLK3); d'un circuit DFF (14) qui génère une horloge synchronisée (CLK5) par synchronisation de l'horloge inversée divisée (CLK3B) avec une horloge à retard (CLK4); d'un circuit DFF (15) qui génère une horloge synchronisée finale (CLK6) par synchronisation de l'horloge (CLK5) à nouveau avec une horloge à rétroaction (CLK2); et d'un comparateur de phase (11) qui reçoit l'horloge divisée (CLK3) et l'horloge synchronisée finale (CLK6) et compare les phases de ces horloges.
(JA)
【課題】 位相検出範囲を参照クロックの周期の任意の倍数に拡大できるようにし、DLL回路に適用したとき、動作周期を自由に選ぶことを可能にする。 【解決手段】参照クロックCLK1を入力して2分周した分周クロックCLK3を生成する分周器12と、分周クロックCLK3を位相反転させて分周反転クロックCLK3Bを生成するインバータ13と、分周反転クロックCLK3Bを遅延クロックCLK4で同期化して同期化クロックCLK5を生成するDFF回路14と、クロックCLK5を帰還クロックCLK2で再度同期化して最終同期化クロックCLK6を生成するDFF回路15と、分周クロックCLK3と最終同期化クロックCLK6を入力して両者の位相を比較する位相比較器11とを備える。
国際事務局に記録されている最新の書誌情報