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1. (WO2012008067) 半導体記憶装置及びその製造方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2012/008067 国際出願番号: PCT/JP2011/000642
国際公開日: 19.01.2012 国際出願日: 04.02.2011
IPC:
H01L 21/8247 (2006.01) ,H01L 27/115 (2006.01) ,H01L 29/788 (2006.01) ,H01L 29/792 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8239
メモリ構造
8246
リードオンリーメモリ構造(ROM)
8247
電気的にプログラムできるもの(EPROM)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
112
リードオンリーメモリ構造
115
電気的にプログラム可能な読み出し専用メモリ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
788
浮遊ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
792
電荷トラッピングゲート絶縁体,例.MNOSメモリトランジスタ,を有するもの
出願人:
パナソニック株式会社 PANASONIC CORPORATION [JP/JP]; 大阪府門真市大字門真1006番地 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP (AllExceptUS)
高橋信義 TAKAHASHI, Nobuyoshi; null (UsOnly)
荒井雅利 ARAI, Masatoshi; null (UsOnly)
発明者:
高橋信義 TAKAHASHI, Nobuyoshi; null
荒井雅利 ARAI, Masatoshi; null
代理人:
前田弘 MAEDA, Hiroshi; 大阪府大阪市中央区本町2丁目5番7号 大阪丸紅ビル Osaka-Marubeni Bldg.,5-7,Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053, JP
優先権情報:
2010-16090515.07.2010JP
発明の名称: (EN) SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) MÉMOIRE À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体記憶装置及びその製造方法
要約:
(EN) Disclosed is a semiconductor storage device (100) which has: a plurality of bit line diffusion layers (108) which are formed to extend in parallel to each other in the upper portion of a P-type semiconductor substrate (101); and a plurality of word line electrodes (110) which are respectively formed to extend parallel to each other in the direction that intersects the bit line diffusion layers (108) on the semiconductor substrate (101). Furthermore, in a region below the word line electrodes (110) on the semiconductor substrate (101), a plurality of P-type third impurity layers (111A) having a concentration lower than that of the periphery are formed in a self-aligned manner.
(FR) La présente invention a trait à une mémoire à semi-conducteur (100) qui est équipée : d'une pluralité de couches de diffusion de ligne de binaire (108) qui sont formées de manière à s'étendre en parallèle les unes par rapport aux autres dans la partie supérieure d'un substrat semi-conducteur de type P (101) ; et d'une pluralité d'électrodes de ligne de mots (110) qui sont respectivement formées de manière à s'étendre en parallèle les unes par rapport aux autres dans la direction qui croise les couches de diffusion de ligne de binaire (108) sur le substrat semi-conducteur (101). D'autre part, dans une zone située sous les électrodes de ligne de mots (110) sur le substrat semi-conducteur (101), une pluralité de troisièmes couches d'impureté de type P (111A) dotées d'une concentration inférieure à celle de la périphérie sont formées de façon à être alignées.
(JA)  半導体記憶装置(100)は、P型の半導体基板(101)の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層(108)と、半導体基板(101)の上で、且つそれぞれが各ビット線拡散層(108)と交差する方向に互いに並行に延びるように形成された複数のワード線電極(110)とを有している。さらに、半導体基板(101)における各ワード線電極(110)の下方の領域には、周囲よりも濃度が低いP型の複数の第3の不純物層(111A)がそれぞれ自己整合的に形成されている。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)