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1. (WO2012004833) 試験装置
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2012/004833 国際出願番号: PCT/JP2010/004443
国際公開日: 12.01.2012 国際出願日: 07.07.2010
IPC:
G01R 31/28 (2006.01)
G 物理学
01
測定;試験
R
電気的変量の測定;磁気的変量の測定
31
電気的性質を試験するための装置;電気的故障の位置を示すための装置;試験対象に特徴のある電気的試験用の装置で,他に分類されないもの
28
電子回路の試験,例.シグナルトレーサーによるもの
出願人:
株式会社アドバンテスト ADVANTEST CORPORATION [JP/JP]; 東京都練馬区旭町1丁目32番1号 1-32-1, Asahi-cho, Nerima-ku, Tokyo 1790071, JP (AllExceptUS)
津藤勝 TSUTO, Masaru [JP/JP]; JP (UsOnly)
発明者:
津藤勝 TSUTO, Masaru; JP
代理人:
森下賢樹 MORISHITA, Sakaki; 東京都渋谷区恵比寿西2-11-12 2-11-12, Ebisu-Nishi, Shibuya-ku, Tokyo 1500021, JP
優先権情報:
発明の名称: (EN) TESTING DEVICE
(FR) DISPOSITIF DE TEST
(JA) 試験装置
要約:
(EN) A pattern generator (PG) generates control data (S1), the units of which are m channels (m being an integer greater than or equal to 2). The control data (S1) includes: first waveform control bits (W1) and second waveform control bits (W2) defined per channel; a shared mode control bit (Dre) defined for all m channels; and shared first and second expected-value control bits (Cpe1 and Cpe2) defined for all m channels. A pattern scrambler (PS) receives the control data (S1), and for each channel, writes the first waveform control bit (W1) for that channel to the first bit of a first waveform definition memory (WM1) for said channel, writes the mode control bit (Dre) to the second bit of said first waveform definition memory, and writes the first expected-value control bit (Cpe1) to the third bit of said first waveform definition memory.
(FR) L'invention concerne un dispositif où un générateur de schéma (pattern generator, PG) génère des données (S1) de contrôle dont les unités constituent des m canaux (m étant un entier supérieur ou égal à 2). Les données (S1) de contrôle comprennent : des premiers bits (W1) de commande de forme d'onde et des deuxièmes bits (W2) de commande de forme d'onde, définis canal par canal ; un bit commun (Dre) de commande de mode, défini pour l'ensemble des m canaux ; et des premier et deuxième bits communs (Cpe1 et Cpe2) de commande de valeur attendue, définis pour l'ensemble des m canaux. Un brouilleur de schéma (pattern scrambler, PS) reçoit les données (S1) de contrôle et, pour chaque canal, écrit le premier bit (W1) de commande de forme d'onde du canal en question dans le premier bit d'une première mémoire (WM1) de définition de forme d'onde dudit canal, écrit le bit (Dre) de commande de mode dans le deuxième bit de ladite première mémoire de définition de forme d'onde et écrit le premier bit (Cpe1) de commande de valeur attendue dans le deuxième bit de ladite première mémoire de définition de forme d'onde.
(JA)  パターン発生器PGは、mチャンネル(mは2以上の整数)を単位とする制御データS1を生成する。制御データS1は、チャンネルごとに定義される第1波形制御ビットW1、第2波形制御ビットW2、およびmチャンネルに共通に定義されるモード制御ビットDreおよびmチャンネルに共通に定義される第1、第2期待値制御ビットCpe1、Cpe2を含む。パターンスクランブル部PSは、制御データS1を受け、各チャンネルの第1波形定義メモリWM1の第1ビットに、対応するチャンネルの第1波形制御ビットW1を、その第2ビットにモード制御ビットDreを、その第3ビットに、第1期待値制御ビットCpe1を書き込む。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
JPWO2012004833