このアプリケーションの一部のコンテンツは現時点では利用できません。
このような状況が続く場合は、にお問い合わせくださいフィードバック & お問い合わせ
1. (WO2012002574) 薄膜トランジスタ
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2012/002574 国際出願番号: PCT/JP2011/065526
国際公開日: 05.01.2012 国際出願日: 30.06.2011
IPC:
H01L 29/786 (2006.01) ,H01L 21/28 (2006.01) ,H01L 29/417 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
28
21/20~21/268に分類されない方法または装置を用いる半導体本体上への電極の製造
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
40
電極
41
その形状,相対的大きさまたは配置に特徴のあるもの
417
整流,増幅またはスイッチされる電流を流すもの
出願人:
合同会社先端配線材料研究所 Advanced Interconnect Materials, LLC [JP/JP]; 宮城県仙台市青葉区荒巻字青葉6−6−40−402 6-6-40-402, Aza-aoba, Aramaki, Aoba-ku, Sendai-shi, Miyagi 9800845, JP (AllExceptUS)
小池 淳一 KOIKE Junichi; JP (UsOnly)
ユン ピルサン YUN Pilsang; JP (UsOnly)
川上 英昭 KAWAKAMI Hideaki; JP (UsOnly)
発明者:
小池 淳一 KOIKE Junichi; JP
ユン ピルサン YUN Pilsang; JP
川上 英昭 KAWAKAMI Hideaki; JP
代理人:
福田 賢三 FUKUDA Kenzo; 東京都港区西新橋一丁目6番13号柏屋ビル Kashiwaya Bldg., 6-13, Nishishinbashi 1-chome, Minato-ku, Tokyo 1050003, JP
優先権情報:
2010-15211202.07.2010JP
発明の名称: (EN) THIN FILM TRANSISTOR
(FR) TRANSISTOR À COUCHE MINCE
(JA) 薄膜トランジスタ
要約:
(EN) Disclosed is a thin film transistor, which has improved adhesion between a semiconductor layer and electrodes, achieves high-speed operation of the thin film transistor by improving the ohmic contact between the semiconductor layer and the electrodes, more reliably eliminates oxidation of the electrode surfaces, and furthermore, which makes it possible to manufacture the electrodes with less processes. The thin film transistor (10) has: a semiconductor layer (4) composed of an oxide semiconductor; the source electrode (5) and the drain electrode (6), which are layers having copper as a main component; oxide reaction layers (22), which are respectively provided between the semiconductor layer (4) and the source electrode (5) and between the semiconductor layer and the drain electrode (6); and a high conductance layer (21), which is provided between the oxide reaction layer (22) and the semiconductor layer (4).
(FR) L'invention concerne un transistor à couche mince dont l'adhésion entre une couche semi-conductrice et des électrodes est améliorée, qui permet de réaliser des opérations à grande vitesse du transistor à couche mince en améliorant le contact ohmique entre la couche semi-conductrice et les électrodes, qui élimine de manière plus fiable l'oxydation des surfaces des électrodes et, en outre, qui rend possible de fabriquer les électrodes avec moins de processus. Le transistor à couche mince (10) comporte : une couche semi-conductrice (4) composée d'un semi-conducteur oxyde ; l'électrode de source (5) et l'électrode de drain (6), qui sont des couches dont un composant principal est le cuivre ; des couches de réaction d'oxyde (22) qui sont respectivement disposées entre la couche semi-conductrice (4) et l'électrode de source (5) et entre la couche semi-conductrice et l'électrode de drain (6) ; et une couche à forte conductance (21) qui est disposée entre la couche de réaction d'oxyde (22) et la couche semi-conductrice (4).
(JA)  半導体層と電極との間の密着性を向上させることができるとともに、その間のオーミック接合性をより良好なものして薄膜トランジスタの高速動作を実現させ、また電極表面の酸化をより確実に防止することができ、さらに電極の製造工程を少ないプロセスで実現することができるようにする。 本発明の薄膜トランジスタ10は、酸化物半導体からなる半導体層4と、銅を主体とする層であるソース電極5およびドレイン電極6と、その半導体層4と上記ソース電極5および上記ドレイン電極6の各々との間に設けられた酸化物反応層22と、この酸化物反応層22と半導体層4との間に設けられた高コンダクタンス層21とを有することを特徴とする。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
CN102971857JPWO2012002574