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1. (WO2012002492) 信号転送回路および撮像装置
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2012/002492 国際出願番号: PCT/JP2011/065044
国際公開日: 05.01.2012 国際出願日: 30.06.2011
IPC:
H04N 5/374 (2011.01)
H 電気
04
電気通信技術
N
画像通信,例.テレビジョン
5
テレビジョン方式の細部
30
光または類似信号から電気信号への変換
335
固体撮像素子を用いるもの
369
固体撮像素子の構造,固体撮像素子と関連する回路に特徴のあるもの
374
アドレス型センサ,例.MOS型ないしはCMOS型センサ
出願人:
オリンパス株式会社 OLYMPUS CORPORATION [JP/JP]; 東京都渋谷区幡ヶ谷2丁目43番2号 43-2, Hatagaya 2-chome, Shibuya-ku, Tokyo 1510072, JP (AllExceptUS)
株式会社デンソー DENSO CORPORATION [JP/JP]; 愛知県刈谷市昭和町1丁目1番地 1, Showa-cho 1-chome, Kariya-shi, Aichi 4488661, JP (AllExceptUS)
小山 友作 KOYAMA Yusaku [JP/JP]; JP (UsOnly)
発明者:
小山 友作 KOYAMA Yusaku; JP
代理人:
棚井 澄雄 TANAI Sumio; 東京都千代田区丸の内一丁目9番2号 1-9-2, Marunouchi, Chiyoda-ku, Tokyo 1006620, JP
優先権情報:
2010-15234402.07.2010JP
発明の名称: (EN) SIGNAL TRANSFER CIRCUIT AND IMAGE PICKUP DEVICE
(FR) CIRCUIT DE TRANSFERT DE SIGNAUX ET DISPOSITIF DE SAISIE D'IMAGE
(JA) 信号転送回路および撮像装置
要約:
(EN) Disclosed is a signal transfer circuit provided with: No. 1 to No. n switches that are connected to each of the bits of an n-bit (n is a natural number greater than 1) digital signal outputted from a digital signal generating circuit, and controlled by a transfer control circuit; a first memory circuit that has No. 1 to No. n memories, each of which holds each of the bits of the n-bit digital signal inputted via the No. 1 to No. n switches, connected in series; a second memory circuit that has No. n+1 to No. m (m is a natural number greater than 2) memories, which hold a digital signal, connected in series, and wherein an output signal of the No. n memory within the first memory circuit is inputted into the No. n+1 memory at the first stage thereof; and No. n+1 to No. m switches onto which each of the output bits of the No. n+1 to No. m memories within the second memory circuit are connected, and which are controlled by a read control circuit. The first memory circuit and the second memory circuit are controlled by the transfer control circuit such that a digital signal held by the No. i memory (i is a natural number greater than 1, and not more than n or m) is transferred to the No. i+1 memory at the next stage, and the n-bit digital signal outputted from the digital signal generating circuit is outputted via the No. n+1 to No. m switches, after being transferred from the first memory circuit to the second memory circuit.
(FR) L'invention concerne un circuit de transfert de signaux comportant : des commutateurs du N°1 à N°n qui sont connectés à chacun des bits d'un signal numérique à n bits (n est un nombre entier naturel supérieur à 1) issu d'un circuit de génération de signaux numériques, et régulés par un circuit de régulation de transfert ; un premier circuit de mémoire qui a des mémoires du N°1 à N°n, dont chacune contient chacun des bits du signal numérique à n bits entré par l'intermédiaire des commutateurs du N°1 à N°n, connectées en série ; un second circuit de mémoire qui a des mémoires du N°n+1 à N°m (m est un nombre entier naturel supérieur à 2), qui contiennent un signal numérique, connectées en série, un signal de sortie de la mémoire de N°n dans le premier circuit de mémoire étant entré dans la mémoire N°n+1 au premier étage de celui-ci ; et des commutateurs du N°n+1 à N°m, auxquels chacun des bits de sortie des mémoires du N°n+1 à N°m dans le second circuit de mémoire est connecté, qui sont régulés par un circuit de régulation de lecture. Le premier circuit de mémoire et le second circuit de mémoire sont régulés par le circuit de régulation de transfert de telle sorte qu'un signal numérique contenu par la mémoire de N°i (i est un nombre entier naturel supérieur à 1 et non supérieur à n ou m) est transféré à la mémoire de N°i+1 à l'étage suivant, et le signal numérique à n bits issu du circuit de génération de signaux numériques est produit en sortie par l'intermédiaire des commutateurs du N°1 à N°n, après avoir été transféré du premier circuit de mémoire au second circuit de mémoire.
(JA)  デジタル信号発生回路から出力されたn(nは1より大きい自然数)ビットのデジタル信号の各ビットに接続され、転送制御回路によって制御される第1~第nのスイッチと、前記第1~第nのスイッチを介して入力された前記nビットのデジタル信号を、ビット毎に保持する第1~第nのメモリが直列に接続された第1のメモリ回路と、デジタル信号を保持する第n+1~第m(mは2より大きい自然数)のメモリが直列に接続され、前記第1のメモリ回路内の第nのメモリの出力信号が、初段の前記第n+1のメモリに入力される第2のメモリ回路と、前記第2のメモリ回路内の第n+1~第mのメモリのそれぞれの出力信号が接続され、読み出し制御回路によって制御される第n+1~第mのスイッチと、を備え、前記第1のメモリ回路と前記第2のメモリ回路とは、それぞれ、第i(iは1より大きく、nまたはmまでの自然数)のメモリが保持しているデジタル信号を次段の第i+1のメモリに転送するように前記転送制御回路によって制御され、前記デジタル信号発生回路から出力された前記nビットのデジタル信号が、前記第1のメモリ回路から前記第2のメモリ回路に転送された後に、前記第n+1~第mのスイッチを介して出力される、信号転送回路。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
US20130121455CN102959949