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1. (WO2011132769) 半導体装置およびそれを用いたRFIDタグならびに表示装置
Document

明 細 書

発明の名称 半導体装置およびそれを用いたRFIDタグならびに表示装置

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008  

先行技術文献

特許文献

0009  

非特許文献

0010  

発明の概要

発明が解決しようとする課題

0011   0012   0013   0014   0015   0016  

課題を解決するための手段

0017   0018  

発明の効果

0019   0020  

図面の簡単な説明

0021  

発明を実施するための形態

0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081  

産業上の利用可能性

0082  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23  

明 細 書

発明の名称 : 半導体装置およびそれを用いたRFIDタグならびに表示装置

技術分野

[0001]
 本発明は、半導体装置およびそれを用いたRFIDタグ、表示装置などの電子装置に関し、特に、酸化物半導体をチャネル層に用いた薄膜トランジスタ(TFT:Thin Film Transistor)を有する半導体装置に適用して有効な技術に関するものである。

背景技術

[0002]
 薄膜トランジスタ(TFT)は、素子面積が小さく、省スペースであることから、携帯電話、ノートパソコン、PDAなどのような携帯装置の表示装置駆動用トランジスタとして使用されている。
[0003]
 従来、薄膜トランジスタの大部分は、アモルファスシリコンや多結晶シリコンに代表されるシリコン系半導体材料により作製されていた。しかしながら、シリコン系半導体材料を用いた薄膜トランジスタは、サブスレッショルド係数が200mV/decade程度と大きく、この薄膜トランジスタで回路を形成した場合、通常の大規模集積回路のような1~3V程度の低電圧での駆動が難しいという問題がある。また、オフ電流が大きいことから、待機消費電流を小さくすることが難しいという問題もある。
[0004]
 これらの問題を解決するためには、薄膜トランジスタのオフ状態において、完全空乏化状態を実現すればよいが、シリコン系半導体材料を用いた薄膜トランジスタの場合は、作製プロセス上、完全空乏化状態を実現することが容易でない。
[0005]
 このような理由から、近年、バンドギャップの広い酸化物半導体をチャネル層に用いた薄膜トランジスタの研究開発が活発に行われている。
[0006]
 例えば非特許文献1(IEDM Tech.Dig.,(2008))の77頁~80頁には、In-Ga-Zn-O(IGZO)をチャネル層に用いた薄膜トランジスタにおいて、チャネル層の厚さを10nm程度まで薄くすると、サブスレッショルド係数が100mV/decade以下になることが報告されている。
[0007]
 また、上記非特許文献1の73頁~76頁、および特許文献1(特開2009-170905号公報)には、酸化物半導体層を2層以上積層することによって、単層チャネル構造の薄膜トランジスタに比べて2倍以上高いオン電流と電界効果移動度を実現できることが報告されている。
[0008]
 この他にも、酸化物半導体をチャネル層に用いた薄膜トランジスタは、低温での作製が可能であることから、ガラス基板上やフレキシブル基板上にデバイスを形成することが容易であり、従来にない新デバイスを安価に作製できる利点がある。また、酸化物半導体の特徴である透明性を利用することにより、表示装置は勿論のこと、RFIDタグなど、各種電子装置への適用も可能となる。

先行技術文献

特許文献

[0009]
特許文献1 : 特開2009-170905号公報

非特許文献

[0010]
非特許文献1 : IEDM Tech.Dig.,(2008)

発明の概要

発明が解決しようとする課題

[0011]
 酸化物半導体をチャネル層に用いた薄膜トランジスタで回路を形成する場合、低消費電力駆動の観点からは、小さいサブスレッショルド係数が要求され、高速動作の観点からは、高いオン電流および高い電界効果移動度が要求される。また、回路の安定動作のためには、しきい電位の制御が要求される。
[0012]
 前述したように、非特許文献1には、酸化物半導体からなるチャネル層の膜厚を薄くすることによって、100mV/decade以下のサブスレッショルド係数を実現できることが報告されている。しかし、この場合は、チャネル層の薄膜化に伴って、オン電流や電界効果移動度の低下を引き起こすことが問題となる。
[0013]
 また、非特許文献1および特許文献1には、酸化物半導体層を2層以上積層することによって、高いオン電流および高い電界効果移動度を実現できることが報告されている。しかし、このような構造を持つ薄膜トランジスタにおいても、100mV/decade以下のサブスレッショルド係数を実現することは困難であることが、本発明者の検討によって明らかとなった。
[0014]
 このように、酸化物半導体をチャネル層に用いた薄膜トランジスタは、サブスレッショルド係数の低減と、オン電流および電界効果移動度の向上を両立させることが困難であるという問題がある。
[0015]
 本発明の目的は、酸化物半導体をチャネル層に用いた薄膜トランジスタにおいて、100mV/decade以下のサブスレッショルド係数と、単層チャネル構造に比べて2倍以上高いオン電流および電界効果移動度を共に実現する技術を提供することにある。
[0016]
 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

[0017]
 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
[0018]
 本願の一発明は、基板の主面上に形成されたゲート絶縁膜、ゲート電極、チャネル層、ソース電極、およびドレイン電極を有する薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタの前記チャネル層は、少なくともInと酸素とを含み、さらにZn、Cd、Al、Ga、Si、Sn、Ce、Geのうち、いずれか一種以上の元素を含む酸化物半導体からなり、前記チャネル層の一部には、前記チャネル層の他の領域に比べて前記Inの濃度が30原子%以上高い極大値を持つ高濃度領域が設けられているものである。

発明の効果

[0019]
 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
[0020]
 100mV/decade以下のサブスレッショルド係数と、高いオン電流および電界効果移動度とを備えた薄膜トランジスタを有する半導体装置を実現することができる。

図面の簡単な説明

[0021]
[図1] 本発明の実施の形態1である薄膜トランジスタの製造方法を示す断面図である。
[図2] 図1に続く薄膜トランジスタの製造方法を示す断面図である。
[図3] 図2に続く薄膜トランジスタの製造方法を示す断面図である。
[図4] 図3に続く薄膜トランジスタの製造方法を示す断面図である。
[図5] 図4に続く薄膜トランジスタの製造方法を示す断面図である。
[図6] 本発明の実施の形態1である薄膜トランジスタのゲート絶縁膜と酸化物半導体層との界面近傍における構成元素の組成分布を、エネルギー分散型X線スペクトロスコピー(EDX)法により分析した結果を示すグラフである。
[図7] 本発明の実施の形態1である薄膜トランジスタのゲート電圧とドレイン電流との関係を示すグラフである。
[図8] 比較例として作製した薄膜トランジスタのゲート絶縁膜と酸化物半導体層との界面近傍における構成元素の組成分布を、エネルギー分散型X線スペクトロスコピー(EDX)法により分析した結果を示すグラフである。
[図9] 本発明の実施の形態2である薄膜トランジスタの高濃度領域の膜厚とサブスレッショルド係数との関係を示すグラフである。
[図10] 本発明の実施の形態3である薄膜トランジスタ(サンプルA)の酸化物半導体層における構成元素の組成分布を、二次イオン質量分析計(SIMS)により分析した結果を示すグラフである。
[図11] 本発明の実施の形態3である薄膜トランジスタ(サンプルB)の酸化物半導体層における構成元素の組成分布を、二次イオン質量分析計(SIMS)により分析した結果を示すグラフである。
[図12] 本発明の実施の形態3である薄膜トランジスタ(サンプルAおよびサンプルB)のゲート電圧とドレイン電流との関係を示すグラフである。
[図13] 本発明の実施の形態4である薄膜トランジスタの製造方法を示す断面図である。
[図14] 図13に続く薄膜トランジスタの製造方法を示す断面図である。
[図15] 図14に続く薄膜トランジスタの製造方法を示す断面図である。
[図16] 本発明の実施の形態6である薄膜トランジスタの製造方法を示す断面図である。
[図17] 図16に続く薄膜トランジスタの製造方法を示す断面図である。
[図18] 本発明の実施の形態6である薄膜トランジスタのゲート電圧とドレイン電流との関係を示すグラフである。
[図19] 本発明の実施の形態7である薄膜トランジスタの製造方法を示す断面図である。
[図20] 図19に続く薄膜トランジスタの製造方法を示す断面図である。
[図21] 本発明の薄膜トランジスタを使用したRFIDタグの概略構成を示す図である。
[図22] 本発明の実施の形態9である半導体装置の構成を示す回路ブロック図である。
[図23] 図22に示すアレイを適用したアクティブマトリクス型液晶表示装置の概略図である。

発明を実施するための形態

[0022]
 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
[0023]
 (実施の形態1)
 本実施の形態1は、ボトムゲート/トップコンタクト型薄膜トランジスタに適用したものである。ここで、ボトムゲートとは、ゲート電極がチャネル層よりも下層に配置される構造を示し、トップコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも上層に配置される構造を示している。以下、ボトムゲート/トップコンタクト型薄膜トランジスタの製造方法を工程順に説明する。
[0024]
 まず、図1に示すように、絶縁性の基板10を用意する。基板10の材料としては、例えばシリコン(Si)、サファイア、石英、ガラス、フレキシブルな樹脂シート(いわゆるプラスチックフィルム)などを例示することができる。上記樹脂シートの材料としては、例えばポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルイミド、ポリアクリレート、ポリイミド、ポリカーボネート、セルローストリアセテート、セルロースアセテートプロピオネートなどを例示することができる。さらに、必要に応じて上記した基板材料の表面に絶縁コーティングを施したものを使用することもできる。
[0025]
 次に、図2に示すように、基板10上に導電膜を形成した後、この導電膜をパターニングすることによりゲート電極11を形成する。ゲート電極11を構成する導電膜としては、例えばモリブデン(Mo)、クロム(Cr)、タングステン(W)、アルミニウム(Al)、銅(Cu)、チタン(Ti)、ニッケル(Ni)、タンタル(Ta)、銀(Ag)、コバルト(Co)、亜鉛(Zn)、金(Au)、白金(Pt)のような金属の単層膜、これらの金属の合金膜、これらの金属の積層膜を例示することができる。また、ITO(In-Sn-O:インジウム錫酸化物)、Al、ガリウム(Ga)、Inまたはボロン(B)などを添加した酸化亜鉛(ZnO)のような導電性金属酸化物膜や、これらと上記金属との積層膜を使用することもできる。さらに、窒化チタン(TiN)のような導電性金属窒化物膜、これらと上記金属との積層膜、キャリアを高濃度にドーピングした半導体膜などを使用することもできる。
[0026]
 上記導電膜の形成は、CVD法、スパッタリング法、蒸着法などにより行う。また、上記導電膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。
[0027]
 次に、図3に示すように、ゲート電極11が形成された基板10上にゲート絶縁膜12を形成する。
[0028]
 ゲート絶縁膜12を構成する絶縁膜としては、例えば酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、Y (酸化イットリウム)膜、HfO (酸化ハフニウム)膜、イットリア安定化ジルコニア(YSZ)膜、有機系高分子絶縁膜などを例示することができる。上記有機系高分子絶縁膜の材料としては、ポリイミド誘導体、ベンゾシクロブテン誘導体、フォトアクリル誘導体、ポリスチレン誘導体、ポリビニルフェノール誘導体、ポリエステル誘導体、ポリカーボネート誘導体、ポリエステル誘導体、ポリ酢酸ビニル誘導体、ポリウレタン誘導体、ポリスルフォン誘導体、アクリレート樹脂、アクリル樹脂、エポキシ樹脂、パリレンなどを例示することができる。
[0029]
 上記絶縁膜の形成は、CVD法、スパッタリング法、蒸着法、塗布法などにより行う。また、上記絶縁膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。本実施の形態では、CVD法を用いて膜厚100nmの酸化シリコン膜からなるゲート絶縁膜12を堆積する。
[0030]
 次に、図4に示すように、ゲート絶縁膜12上に酸化物半導体層13を形成した後、フォトレジスト膜をマスクに用いたウェットエッチングで酸化物半導体層13をパターニングすることにより、ゲート電極11の上部とその近傍の領域に酸化物半導体層13を残す。
[0031]
 上記酸化物半導体層13は、薄膜トランジスタのチャネル層を構成する半導体層であり、少なくともInと酸素(O)とを含み、さらにZn、カドミウム(Cd)、Al、Ga、Si、Sn、セリウム(Ce)、ゲルマニウム(Ge)のうち、いずれか一種以上の元素を含む化合物である。酸化物半導体層13の形成は、スパッタリング法、CVD法、パルスレーザーデポジション(Pulsed Laser Deposition:PLD)法、塗布法、印刷法、共蒸着法などにより行なう。また、酸化物半導体層13を形成した後、薄膜トランジスタの性能を向上させるために、基板10にアニール処理を施してもよい。
[0032]
 上記酸化物半導体層13を形成する際は、酸化物半導体層13に含まれるIn元素の濃度が膜厚方向に沿って一様になるように成膜するのではなく、酸化物半導体層13内の一部にIn濃度の高い領域(図4に示す高濃度領域13d)が生じるように、In濃度プロファイルを制御しながら成膜する。このとき、酸化物半導体層13内において、In濃度の高い領域(高濃度領域13d)と他の領域のIn濃度差は、酸素元素以外の構成元素で算出した場合、最大で30原子%以上とする。すなわち、酸化物半導体層13内において、In濃度の高い領域(高濃度領域13d)は、酸素元素以外の構成元素で算出した場合、他の領域に比べてIn濃度が30原子%以上高い極大値を持つように成膜される。
[0033]
 酸化物半導体層13の全体の膜厚は、100nm以下とする。また、高濃度領域13dの膜厚は20nm以下とし、好ましくは6nm以下とする。本実施の形態では、In-Sn-Ga-Zn-Al-Oを同時に成膜できる多元スパッタリング装置を用い、ゲート絶縁膜12上に膜厚25nmの酸化物半導体層13を堆積する。また、このとき、ゲート電極11に最も近接した領域、すなわちゲート絶縁膜12と接する領域に膜厚6nmの高濃度領域13dを形成する。なお、酸化物半導体層13内におけるIn濃度プロファイルの制御は、スパッタ条件を制御することによって行うが、共蒸着法によっても、目的の濃度に制御することが可能である。
[0034]
 次に、図5に示すように、酸化物半導体層13上に導電膜を形成した後、この導電膜をパターニングすることによりソース電極14sおよびドレイン電極14dを形成する。ソース電極14sおよびドレイン電極14dを構成する導電膜としては、前述したゲート電極11を構成する各種導電膜を例示することができる。導電膜の形成は、CVD法、スパッタリング法、蒸着法などにより行い、導電膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。
[0035]
 その後、ドライエアー雰囲気中において125℃、3時間のアニールを実施することにより、本実施の形態1の薄膜トランジスタが完成する。この薄膜トランジスタのチャネル長は0.1mmであり、チャネル幅は2mmである。
[0036]
 図6は、上記の方法で作製した薄膜トランジスタのゲート絶縁膜12と酸化物半導体層13との界面近傍における構成元素の組成分布を、エネルギー分散型X線スペクトロスコピー(EDX)法により分析した結果を示したものである。
[0037]
 分析した元素は、酸化物半導体層13中の酸素を除いた構成元素(In、Sn、Ga、Zn、Al)と、ゲート絶縁膜12中の酸素を除いた構成元素(Si)である。分析に使用したビーム径は1nm以下とし、1.5nmピッチで分析が可能となる。図6の横軸の原点(0)は、ゲート絶縁膜12と酸化物半導体層13との界面とした。
[0038]
 図6に示すように、ゲート絶縁膜12との界面から6nmまでの領域にIn濃度の高い領域(高濃度領域13d)が形成されていることが確認できる。このとき、高濃度領域13d内におけるIn濃度のピーク値と、酸化物半導体層13内の他の領域におけるIn濃度との差は、30原子%以上であった。
[0039]
 図7は、上記の方法で作製した薄膜トランジスタのゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。図7に示すように、この薄膜トランジスタのサブスレッショルド係数は、68mV/decadeであった。また、電界効果移動度は50cm /Vs以上を示し、オン電流は2×10 -4Aを示した。
[0040]
 (比較例1)
 酸化物半導体層13内において、高濃度領域13dのIn濃度のピーク値と、他の領域のIn濃度との差を30原子%未満とした以外は、上記実施の形態1と同一の条件で薄膜トランジスタを作製した。
[0041]
 図8は、比較例1の薄膜トランジスタのゲート絶縁膜12と酸化物半導体層13との界面近傍における構成元素の組成分布を、エネルギー分散型X線スペクトロスコピー(EDX)法により分析した結果を示したものである。
[0042]
 分析した元素は、酸化物半導体層13中の酸素を除いた構成元素(In、Sn、Ga、Zn、Al)と、ゲート絶縁膜12中の酸素を除いた構成元素(Si)である。分析に使用したビーム径は1nm以下とした。図8の横軸の原点(0)は、ゲート絶縁膜12と酸化物半導体層13との界面とした。
[0043]
 図8に示すように、ゲート絶縁膜12との界面から6nmまでの領域にIn濃度の高い領域(高濃度領域13d)が形成されていることが確認できる。このとき、高濃度領域13d内におけるIn濃度の極大値と、他の領域のIn濃度との差は、30原子%未満であった。また、この薄膜トランジスタのサブスレッショルド係数は、150mV/decadeであった。電界効果移動度は50cm /Vs以上を示し、オン電流は2×10 -4Aを示した。
[0044]
 この結果から、酸化物半導体層13内において、高濃度領域13dと他の領域のIn濃度差が小さくなると、電界効果移動度やオン電流には変化がないものの、サブスレッショルド係数が著しく増加することが分かった。その理由として、酸化物半導体層13内の他の領域(高濃度領域13d以外の領域)でもIn濃度が比較的高くなるため、キャリア伝導に起因するIn元素の5s電子が上記他の領域でもキャリアのネットワークを形成できるようになる。その結果、見掛け上、酸化物半導体層13全体が膜厚の大きい単層のチャネル層として機能するためと推測される。
[0045]
 このように、酸化物半導体層13内の高濃度領域13dにおけるIn濃度の極大値と、他の領域のIn濃度との差を30原子%以上とすることにより、100mV/decade以下のサブスレッショルド係数と、50cm /Vs以上の高い電界効果移動度と、2×10 -4A以上のオン電流とを示す薄膜トランジスタを実現することができる。従って、実施の形態1の薄膜トランジスタを使って回路を形成することにより、低電圧で高速動作が可能な高性能薄膜トランジスタ回路を実現することが可能となる。
[0046]
 (実施の形態2)
 前記実施の形態1と同様の材料、プロセスを用い、高濃度領域(13d)の膜厚が(1)6nm以下、(2)20nm、(3)50nmである3種の薄膜トランジスタを作製し、高濃度領域の膜厚とサブスレッショルド係数との関係を調べた。ここでは、高濃度領域におけるIn濃度の極大値と、他の領域のIn濃度との差を40原子%以上とした。図9にその結果を示す。また、比較のために、In-Ga-Zn-O(IGZO)からなる酸化物半導体層の膜厚とサブスレッショルド係数との関係も図9に示した。
[0047]
 図9に示すように、高濃度領域の膜厚が6nm以下のとき、サブスレッショルド係数は70mV/decade程度を示し、膜厚が20nmのときは、100mV/decade以下を示した。高濃度領域の膜厚が増加するにつれてサブスレッショルド係数が増加し、膜厚が50nmのときは、約200mV/decadeを示した。また、In-Ga-Zn-O(IGZO)からなる単層の酸化物半導体層の場合は、その膜厚が25nmのとき、サブスレッショルド係数が200mV/decade以上となった。
[0048]
 これらの結果から、100mV/decadeのサブスレッショルド係数を実現するためには、高濃度領域の膜厚を20nm以下にしなければならないことが分かる。また、高濃度領域の膜厚を6nm以下にすることで、より小さいサブスレッショルド係数を実現できることが分かる。なお、高濃度領域の膜厚を薄くし過ぎると上記の効果が小さくなるので、高濃度領域の膜厚は、少なくとも3nm以上とすることが望ましい。
[0049]
 このように、膜厚が20nm以下の高濃度領域におけるIn濃度の極大値と、他の領域のIn濃度との差を40原子%以上とすることにより、100mV/decade以下のサブスレッショルド係数と、50cm /Vs以上の高い電界効果移動度と、2×10 -4A以上のオン電流とを示す薄膜トランジスタを実現することができる。従って、この薄膜トランジスタを使って回路を形成することにより、低電圧で高速動作が可能な高性能薄膜トランジスタ回路を実現することが可能となる。
[0050]
 (実施の形態3)
 高濃度領域(13d)の有無による効果の比較検討を行うため、酸化物半導体層(13)内に高濃度領域を有する薄膜トランジスタ(サンプルA)、および酸化物半導体層内に高濃度領域を有しない薄膜トランジスタ(サンプルB)を作製した。サンプルAの酸化物半導体層はIn-Sn-Zn-Oで構成し、サンプルBの酸化物半導体層はIn-Ga-Zn-Oで構成した。また、酸化物半導体層以外は、前記実施の形態1と同様の材料、プロセスを用いた。
[0051]
 図10は、サンプルAの酸化物半導体層表面からゲート絶縁膜(12)表面までの構成元素の組成分布を、二次イオン質量分析計(SIMS)により分析した結果を示したものである。この図から分かるように、サンプルAの酸化物半導体層は、膜厚が6nm程度の高濃度領域を有しており、この高濃度領域におけるIn濃度の極大値と他の領域のIn濃度との差は、30原子%以上を示している。また、サンプルAのサブスレッショルド係数は69mV/decadeを示し、電界効果移動度は50cm /Vs以上、オン電流は2×10 -4Aをそれぞれ示した(図12)。
[0052]
 図11は、サンプルBの酸化物半導体層表面からゲート絶縁膜(12)表面までの構成元素の組成分布を、二次イオン質量分析計(SIMS)により分析した結果を示したものである。この図から分かるように、サンプルBの酸化物半導体層中には高濃度領域が見られず、In濃度はほぼ一定値を示した。また、サンプルBのサブスレッショルド係数は250mV/decadeを示し、電界効果移動度は25cm /Vs以上、オン電流は0.9×10 -4Aをそれぞれ示した(図12)。
[0053]
 以上の結果から、酸化物半導体層内の他の領域におけるIn濃度との差が30%以上の極大値を有する高濃度領域を設けることにより、100mV/decade以下のサブスレッショルド係数と、50cm /Vs以上の高い電界効果移動度と、2×10 -4A以上のオン電流とを示す薄膜トランジスタが得られることが分かった。
[0054]
 (実施の形態4)
 本実施の形態4は、トップゲート/ボトムコンタクト型薄膜トランジスタに適用したものである。ここで、トップゲートとは、ゲート電極がチャネル層よりも上層に配置される構造を示し、ボトムコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも下層に配置される構造を示している。以下、トップゲート/ボトムコンタクト型薄膜トランジスタの製造方法を工程順に説明する。
[0055]
 まず、図13に示すように、絶縁性の基板10上に形成した導電膜をパターニングすることにより、ソース電極14sおよびドレイン電極14dを形成する。ソース電極14sおよびドレイン電極14dを構成する導電膜およびそのパターニング方法は、前記実施の形態1で例示したものを使用することができる。
[0056]
 次に、図14に示すように、ソース電極14sおよびドレイン電極14dが形成された基板10上に酸化物半導体層13を形成した後、この酸化物半導体層13をパターニングすることにより、ソース電極14sとドレイン電極14dの間の領域に酸化物半導体層13を残す。
[0057]
 本実施の形態4では、まず、基板10上にIn-Si-Ge-Zn-Oからなる酸化物半導体層13を形成する。酸化物半導体層13は、前述したスパッタリング法、CVD法、PLD法、塗布法、印刷法、共蒸着法などにより形成し、膜厚は100nm以下とする。
[0058]
 続いて、基板10を300℃程度で熱処理し、酸化物半導体層13中の元素を拡散させることにより、酸化物半導体層13内に元素の濃度勾配を形成する。これにより、酸化物半導体層13の一部に、酸化物半導体層13内の他の領域に比べてIn濃度が30原子%以上高い極大値を持った高濃度領域13dを後の工程で形成するゲート電極11側に形成する。高濃度領域13dの膜厚は20nm以下とし、好ましくは6nm以下とする。
[0059]
 その後、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングで酸化物半導体層13をパターニングする。
[0060]
 次に、図15に示すように、酸化物半導体層13の上部にゲート絶縁膜12を形成し、続いて、ゲート絶縁膜12の上部にゲート電極11を形成する。ゲート絶縁膜12を構成する絶縁膜およびゲート電極11を構成する導電膜とそれらのパターニング方法は、前記実施の形態1と同じでよい。ここまでの工程で、本実施の形態4の薄膜トランジスタが完成する。この薄膜トランジスタのチャネル長は0.1mmであり、チャネル幅は2mmである。
[0061]
 この薄膜トランジスタの特性を調べたところ、サブスレッショルド係数は、73mV/decadeであった。また、電界効果移動度は50cm /Vs以上を示し、オン電流は2×10 -4Aを示した。
[0062]
 (実施の形態5)
 酸化物半導体層13を構成する元素のうち、InをCd、SnおよびCeに代えた他は、前記実施の形態4と同一の材料、プロセスで薄膜トランジスタを作製した。この薄膜トランジスタの特性を調べたところ、サブスレッショルド係数は、100mV/decade程度であった。また、電界効果移動度は30~50cm /Vs程度を示し、オン電流は2×10 -4Aを示した。
[0063]
 この結果は、酸化物半導体層13の伝導メカニズムが電子のs軌道に強く依存することを示しており、In以外であっても、s軌道を用いることのできる元素であれば、Inと同様の効果が得られることが分かった。
[0064]
 (実施の形態6)
 本実施の形態6は、ボトムゲート/ボトムコンタクト型薄膜トランジスタに適用したものである。ここで、ボトムゲートとは、ゲート電極がチャネル層よりも下層に配置される構造を示し、ボトムコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも下層に配置される構造を示している。
[0065]
 ボトムゲート/ボトムコンタクト型薄膜トランジスタを製造するには、まず、図16に示すように、基板10上にゲート電極11、ゲート絶縁膜12、ソース電極14sおよびドレイン電極14dをこの順で形成する。使用する材料およびプロセスは、前記実施の形態1と同じである。
[0066]
 次に、図17に示すように、前記実施の形態1のプロセスを用いてソース電極14sおよびドレイン電極14dの上部に酸化物半導体層13を形成する。本実施の形態6の酸化物半導体層13は、In-Ce-Zn-Sn-Oからなり、その膜厚は50nmである。また、前記実施の形態1~5の薄膜トランジスタは、いずれもゲート電極11側の酸化物半導体層13内に高濃度領域13dを形成しているが、本実施の形態6では、ゲート電極11から離れた側の酸化物半導体層13内に高濃度領域13dを形成する。この高濃度領域13dの膜厚は、10nmである。
[0067]
 ここまでの工程で、本実施の形態6の薄膜トランジスタが完成する。この薄膜トランジスタのチャネル長は0.1mmであり、チャネル幅は2mmである。
[0068]
 図18は、上記の方法で作製した薄膜トランジスタのゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。図18に示すように、この薄膜トランジスタのサブスレッショルド係数は、実施の形態1の薄膜トランジスタと同様、100mV/decade以下のサブスレッショルド係数、50cm /Vs以上の電界効果移動度、および2×10 -4A程度のオン電流を示した。
[0069]
 また、しきい電位は-20Vにシフトしたが、このシフト量は、酸化物半導体層13の膜厚および高濃度領域13dの膜厚に依存することが分かった。これは、酸化物半導体層13と高濃度領域13dの膜厚を制御することによって、薄膜トランジスタのしきい電位値を制御できることを示している。従って、前記実施の形態1の薄膜トランジスタと本実施の形態6の薄膜トランジスタのように、しきい電位が互いに異なる2種類の薄膜トランジスタを組み合わせて使うことにより、安定に動作する機能性回路を実現することが可能となる。
[0070]
 (実施の形態7)
 本実施の形態7は、トップゲート/トップコンタクト型薄膜トランジスタに適用したものである。ここで、トップゲートとは、ゲート電極がチャネル層よりも上層に配置される構造を示し、トップコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも上層に配置される構造を示している。
[0071]
 トップゲート/トップコンタクト型薄膜トランジスタを製造するには、まず、図19に示すように、基板10上に酸化物半導体層13を形成する。本実施の形態7の酸化物半導体層13は、共蒸着法で堆積したIn-Zn-Sn-Oからなり、その膜厚は50nmである。また、高濃度領域13dは、後の工程で形成するゲート電極11から離れた側(基板10に近い側)に形成し、その膜厚は5nmである。
[0072]
 次に、図20に示すように、酸化物半導体層13の上部にソース電極14sおよびドレイン電極14d、ゲート絶縁膜12、ゲート電極11をこの順で形成する。使用する材料およびプロセスは、前記実施の形態1と同じである。
[0073]
 ここまでの工程で、本実施の形態7の薄膜トランジスタが完成する。この薄膜トランジスタのチャネル長は0.1mmであり、チャネル幅は2mmである。
[0074]
 上記の方法で作製した薄膜トランジスタのサブスレッショルド係数、電界効果移動度、オン電流は、いずれも前記実施の形態6の薄膜トランジスタと同等であった。また、しきい電位は-10Vにシフトした。
[0075]
 (実施の形態8)
 図21は、前記実施の形態1~7のいずれかの薄膜トランジスタを使用してアンテナ共振回路21、整流器22、変調器23、デジタル回路24などを構成したRFIDタグ20の概略構成を示している。
[0076]
 RFIDタグ20は、例えば13.56MHzの高周波を使って外部のリーダ/ライタ25と無線で通信を行うことができるようになっている。また、薄膜トランジスタのチャネル層を構成する酸化物半導体層(13)は、透明材料であることから、ICチップ内にほとんど透明な回路を形成することができる。
[0077]
 例えば、ICチップの電極および配線をITOなどの透明導電膜で構成し、回路素子を本発明の薄膜トランジスタで構成することにより、例えば13.56MHzの高周波(RF)で送受信を行う透明な無線ICタグを作製することができる。このような無線ICタグは、従来のRFIDタグとは異なり、ICチップやアンテナがほぼ透明であることから、フィルムやカードに取り付けた場合、フィルムやカードにあらかじめ印刷された意匠を損なうことがない。
[0078]
 (実施の形態9)
 図22は、本実施の形態9の半導体装置の構成を示す回路ブロック図である。本実施の形態9の半導体装置は、前記実施の形態1~7のいずれかの薄膜トランジスタを含む素子を基板30上にアレイ状に配置した構成になっている。上記薄膜トランジスタをアレイ内の各素子のスイッチングトランジスタや駆動用トランジスタに用いることはもちろん、この薄膜トランジスタのゲート電極(11)と接続されるゲート配線31に信号を送るゲート線駆動回路32や、この薄膜トランジスタのソース電極(14s)およびドレイン電極(14d)と接続されるデータ配線33に信号を送るデータ線駆動回路34を構成するトランジスタに用いてもよい。この場合、各素子の薄膜トランジスタとゲート線駆動回路32あるいはデータ線駆動回路34内の薄膜トランジスタを並行して形成することができる。
[0079]
 アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図23に示すような構成になる。図中のx方向に延在するゲート配線31に走査信号が供給されると、薄膜トランジスタ35がオンし、このオンされた薄膜トランジスタ35を通して、図中のy方向に延在するデータ配線33からの映像信号が画素電極36に供給される。
[0080]
 なお、ゲート配線31は、図中のy方向に並設され、データ配線33は、図中のx方向に並設され、隣接する一対のゲート配線31と隣接する一対のデータ配線33とで囲まれた領域(画素領域)に画素電極36が配置されている。この場合、例えば、データ配線33がソース電極(14s)と電気的に接続され、画素電極36がドレイン電極(14d)と電気的に接続される。あるいは、データ配線33がソース電極(14s)を兼ねてもよい。また、液晶表示装置に限らず、有機EL表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタに薄膜トランジスタを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタに薄膜トランジスタを適用してもよい。
[0081]
 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

産業上の利用可能性

[0082]
 本発明は、酸化物半導体をチャネル層に用いた薄膜トランジスタ(TFT)を有する半導体装置に適用することができる。

請求の範囲

[請求項1]
 基板の主面上に形成されたゲート絶縁膜、ゲート電極、チャネル層、ソース電極、およびドレイン電極を有する薄膜トランジスタを備えた半導体装置であって、
 前記薄膜トランジスタの前記チャネル層は、少なくともInと酸素とを含み、さらにZn、Cd、Al、Ga、Si、Sn、Ce、Geのうち、いずれか一種以上の元素を含む酸化物半導体からなり、
 前記チャネル層の一部には、前記チャネル層の他の領域に比べて前記Inの濃度が30原子%以上高い極大値を持つ高濃度領域が設けられていることを特徴とする半導体装置。
[請求項2]
 前記チャネル層の膜厚は、100nm以下であることを特徴とする請求項1記載の半導体装置。
[請求項3]
 前記高濃度領域の膜厚は、20nm以下であることを特徴とする請求項2記載の半導体装置。
[請求項4]
 前記高濃度領域の膜厚は、6nm以下であることを特徴とする請求項3記載の半導体装置。
[請求項5]
 基板の主面上に形成されたゲート絶縁膜、ゲート電極、チャネル層、ソース電極、およびドレイン電極をそれぞれ有する第1および第2薄膜トランジスタを備えた半導体装置であって、
 前記第1および第2薄膜トランジスタのそれぞれの前記チャネル層は、少なくともInと酸素とを含み、さらにZn、Cd、Al、Ga、Si、Sn、Ce、Geのうち、いずれか一種以上の元素を含む酸化物半導体からなり、
 前記第1薄膜トランジスタの前記チャネル層のうち、前記ゲート電極に最も近接した領域には、前記チャネル層の他の領域に比べて前記Inの濃度が30原子%以上高い極大値を持つ高濃度領域が設けられており、
 前記第2薄膜トランジスタの前記チャネル層のうち、前記ゲート電極から最も離れた領域には、前記チャネル層の他の領域に比べて前記Inの濃度が30原子%以上高い極大値を持つ高濃度領域が設けられていることを特徴とする半導体装置。
[請求項6]
 前記第1および第2薄膜トランジスタのそれぞれの前記チャネル層の膜厚は、100nm以下であることを特徴とする請求項5記載の半導体装置。
[請求項7]
 前記第1および第2薄膜トランジスタのそれぞれの前記高濃度領域の膜厚は、20nm以下であることを特徴とする請求項6記載の半導体装置。
[請求項8]
 前記第1および第2薄膜トランジスタのそれぞれの前記高濃度領域の膜厚は、6nm以下であることを特徴とする請求項7記載の半導体装置。
[請求項9]
 前記チャネル層の内部における元素の分布は、二次イオン質量分析計(SIMS)より分析されてなることを特徴とする請求項1記載の半導体装置。
[請求項10]
 前記チャネル層の内部における元素の分布は、エネルギー分散型X線スペクトロスコピー(EDX)法により分析されてなることを特徴とする請求項1記載の半導体装置。
[請求項11]
 前記高濃度領域は、多元スパッタリング法または共蒸着法によって形成されたものであることを特徴とする請求項1記載の半導体装置。
[請求項12]
 前記高濃度領域は、熱拡散法によって形成されたものであることを特徴とする請求項1記載の半導体装置。
[請求項13]
 アンテナ部とICチップとを有するRFIDタグであって、
 前記ICチップは、基板の主面上に形成されたゲート絶縁膜、ゲート電極、チャネル層、ソース電極、およびドレイン電極を有する薄膜トランジスタを備えており、
 前記薄膜トランジスタの前記チャネル層は、少なくともInと酸素とを含み、さらにZn、Cd、Al、Ga、Si、Sn、Ce、Geのうち、いずれか一種以上の元素を含む酸化物半導体からなり、
 前記チャネル層の一部には、前記チャネル層の他の領域に比べて前記Inの濃度が30原子%以上高い極大値を持つ高濃度領域が設けられていることを特徴とするRFIDタグ。
[請求項14]
 基板の主面上に形成されたゲート絶縁膜、ゲート電極、チャネル層、ソース電極、およびドレイン電極を有する薄膜トランジスタを備えた表示装置であって、
 前記薄膜トランジスタの前記チャネル層は、少なくともInと酸素とを含み、さらにZn、Cd、Al、Ga、Si、Sn、Ce、Geのうち、いずれか一種以上の元素を含む酸化物半導体からなり、
 前記チャネル層の一部には、前記チャネル層の他の領域に比べて前記Inの濃度が30原子%以上高い極大値を持つ高濃度領域が設けられていることを特徴とする表示装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]