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1. (WO2011132423) 不揮発性記憶装置及びその製造方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2011/132423 国際出願番号: PCT/JP2011/002328
国際公開日: 27.10.2011 国際出願日: 21.04.2011
予備審査請求日: 13.02.2012
IPC:
H01L 27/105 (2006.01) ,H01L 21/3205 (2006.01) ,H01L 27/10 (2006.01) ,H01L 45/00 (2006.01) ,H01L 49/00 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
31
半導体本体上への絶縁層の形成,例.マスキング用またはフォトリソグラフィック技術の使用によるもの;これらの層の後処理;これらの層のための材料の選択
3205
絶縁層へ非絶縁層,例.導電層または抵抗層,の付着;これらの層の後処理
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
45
電位障壁または表面障壁をもたず,整流,増幅,発振またはスイッチングに特に適用される固体装置,例.誘電体三極素子;オブシンスキー効果装置;それらの装置またはその部品の製造または処理に特に適用される方法または装置
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
49
27/00~47/00および51/00に分類されず,他のサブクラスにも分類されない固体装置;それらの装置またはその部品の製造または処理に特に適用される方法または装置
出願人:
パナソニック株式会社 PANASONIC CORPORATION [JP/JP]; 大阪府門真市大字門真1006番地 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP (AllExceptUS)
三河 巧 MIKAWA, Takumi; null (UsOnly)
空田 晴之 SORADA, Haruyuki; null (UsOnly)
発明者:
三河 巧 MIKAWA, Takumi; null
空田 晴之 SORADA, Haruyuki; null
代理人:
新居 広守 NII, Hiromori; 大阪府大阪市淀川区西中島5丁目3番10号タナカ・イトーピア新大阪ビル6階新居国際特許事務所内 c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011, JP
優先権情報:
2010-09763021.04.2010JP
発明の名称: (EN) NON-VOLATILE STORAGE DEVICE AND METHOD FOR MANUFACTURING THE SAME
(FR) MÉMOIRE NON VOLATILE ET SON PROCÉDÉ DE FABRICATION
(JA) 不揮発性記憶装置及びその製造方法
要約:
(EN) Disclosed is a variable-resistance non-volatile storage device which varies resistance in a stable manner and is adapted for miniaturization. The non-volatile storage device comprises: a first wiring (101) formed by a barrier metal layer (101b) which covers the bottom face and the side face of a wiring groove formed in a first inter-layer insulation layer (103a), and by a main layer (101a) that fills the interior of the wiring groove; a first electrode (102) made of a noble metal and covering the upper surface of the first wiring (101); a plurality of memory cell holes (104) formed in a second inter-layer insulation layer (103b); a resistance varying layer (105) formed in the memory cell holes (104) and connected to the first electrode (102); and a second wiring (106) covering the resistance varying layer (105) and the memory cell holes (104). In a region (101A) in the vicinity of the memory cell holes (104), the main layer (101a) is encompassed by the barrier metal layer (101b) and the first electrode (102) in an arbitrary cross section in the width direction of the first wiring (101).
(FR) L'invention concerne une mémoire non volatile à résistance variable, qui varie sa résistance de manière stable et se prête à la miniaturisation. La mémoire non-volatile comprend: un premier câblage (101) constitué d'une couche barrière métallique (101b) recouvrant la face inférieure et la face latérale d'une rainure de câblage formé dans une première couche d'isolation inter-couche (103a), et d'une couche principale (101a) remplissant l'intérieur de la rainure de câblage; une première électrode (102) en métal noble recouvrant la surface supérieure du premier câblage (101); une pluralité de trous de cellules mémoire (104) formés dans une seconde couche d'isolation inter-couche (103b); une couche à résistance variable (105) formée dans les trous de cellules mémoire (104) et reliée à la première électrode (102); et un second câblage (106) recouvrant la couche à résistance variable (105) et les trous de cellules mémoire (104). Dans une région (101A) située à proximité des trous de cellules mémoire (104), la couche principale (101a) est recouverte par la couche barrière métallique (101b) et la première électrode (102) dans une section transversale arbitraire s'étendant dans le sens de la largeur du premier câblage (101).
(JA)  安定して抵抗変化し微細化に適した抵抗変化型の不揮発性記憶装置は、第1の層間絶縁層(103a)に形成された配線溝の底面と側面とを被覆するバリアメタル層(101b)と前記配線溝の内部を充填する主層(101a)とで構成される第1の配線(101)と、第1の配線(101)の上面を被覆する貴金属で構成された第1の電極(102)と、第2の層間絶縁層(103b)に形成された複数のメモリセルホール(104)と、メモリセルホール(104)内に形成され第1の電極(102)に接続される抵抗変化層(105)と、抵抗変化層(105)及びメモリセルホール(104)を被覆する第2の配線(106)とを備え、メモリセルホール(104)近傍の領域(101A)では第1の配線(101)の幅方向の任意断面において主層(101a)がバリアメタル層(101b)及び第1の電極(102)で覆われている。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
US20130037777CN102918647JPWO2011132423