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1. (WO2011114563) シフトレジスタ
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/114563    国際出願番号:    PCT/JP2010/068019
国際公開日: 22.09.2011 国際出願日: 14.10.2010
IPC:
G11C 19/28 (2006.01), G09G 3/20 (2006.01), G09G 3/36 (2006.01), G11C 19/00 (2006.01)
出願人: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (米国を除く全ての指定国).
OHARA, Masanori; (米国のみ)
発明者: OHARA, Masanori;
代理人: SHIMADA, Akihiro; Shimada Patent Firm, Manseian Building, 1-10-3, Yagi-cho, Kashihara-shi, Nara 6340078 (JP)
優先権情報:
2010-063492 19.03.2010 JP
発明の名称: (EN) SHIFT REGISTER
(FR) REGISTRE À DÉCALAGE
(JA) シフトレジスタ
要約: front page image
(EN)Composed is a shift register that connects at multiple levels with a unit circuit 11 that includes a compensation circuit (21). When a second reset signal (R2) output from a unit circuit of a next, and subsequent level becomes a high level, the compensation circuit (21) charges to an additional output terminal Z an overshoot electric potential Vos (electric potential for compensation) that is lower than a low-level potential. A signal output from the additional output terminal (Z) included in the next level unit circuit is given to a gate terminal of TFT:T8 (output reset transistor). Switching the high-level electric potential and compensation potential that has a reverse polarity thereto, and charging that to the TFT:T8 gate terminal suppress TFT:T8 threshold voltage shifts, and prevent an output signal reset time from becoming slower with the passage of time.
(FR)L'invention concerne un registre à décalage qui se connecte à plusieurs niveaux à un circuit unitaire (11) qui comporte un circuit de compensation (21). Lorsqu'un second signal de remise à zéro (R2) sorti d'un circuit unitaire d'un prochain et subséquent niveau devient à haut niveau, le circuit de compensation (21) charge un terminal z de sortie additionnel d'un potentiel électrique de dépassement Vos (potentiel électrique de compensation) qui est inférieur au potentiel de niveau bas. Une sortie de signal provenant du terminal de sortie additionnel (Z) que comporte le circuit unitaire du niveau suivant est donné à une borne grille de TFT:T8 (transistor de remise à zéro de sortie). La commutation du potentiel électrique de niveau haut et du potentiel de compensation qui a une polarité inverse et sa charge à la borne grille TFT:T8 permettent de supprimer les décalages de tension seuil TFT:T8, et empêcher la durée de remise à zéro d'un signal de sortie de ralentir au fil du temps.
(JA) 補償回路21を含む単位回路11を多段接続して、シフトレジスタを構成する。補償回路21は、次々段の単位回路から出力された第2リセット信号R2がハイレベルになったときに、追加出力端子Zにローレベル電位よりも低いオーバーシュート電位Vos(補償用電位)を印加する。TFT:T8(出力リセットトランジスタ)のゲート端子には、次段の単位回路に含まれる追加出力端子Zから出力された信号を与える。TFT:T8のゲート端子にハイレベル電位とこれとは逆極性の補償用電位とを切り替えて印加することにより、TFT:T8の閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)