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World Intellectual Property Organization
1. (WO2011105242) 半導体装置およびその製造方法

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/105242    国際出願番号:    PCT/JP2011/053021
国際公開日: 01.09.2011 国際出願日: 14.02.2011
H01L 25/065 (2006.01), H01L 23/58 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
出願人: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP) (米国を除く全ての指定国).
FURUTA, Futoshi [JP/JP]; (JP) (米国のみ).
OSADA, Kenichi [JP/JP]; (JP) (米国のみ)
発明者: FURUTA, Futoshi; (JP).
OSADA, Kenichi; (JP)
代理人: TSUTSUI, Yamato; Tsutsui & Associates, 3F Shinjuku Gyoen Bldg., 3-10, Shinjuku 2-chome, Shinjuku-ku, Tokyo 1600022 (JP)
2010-040363 25.02.2010 JP
(JA) 半導体装置およびその製造方法
要約: front page image
(EN)Disclosed is a semiconductor device having improved reliability, which has a laminated chip system formed by laminating a plurality of chips, each of which has a plurality of through wiring lines that penetrate the chip from the upper surface to the lower surface and supply power to a target circuit. The chips are laminated and at least two fuse circuits are formed in each of the through wiring lines in respective chips, and in the case wherein a short-circuit is generated in a specific through wiring line, a plurality of fuse circuits connected to the short-circuited area are disconnected, and only the short-circuited area is separated from a power supply circuit. Thus, power can be stably supplied to the entire laminated chip system without separating, from the power supply circuit, all the through wiring lines vertically connecting inside of the laminated chip system.
(FR)L'invention porte sur un dispositif à semi-conducteurs ayant une fiabilité améliorée, qui comprend un système à puces stratifiées formée par stratification d'une pluralité de puces, chacune comprenant une pluralité de lignes de câblage traversantes qui pénètrent dans la puce de la surface supérieure jusqu'à la surface inférieure et alimentent électriquement un circuit cible. Les puces sont stratifiées et au moins deux circuits fusibles sont formés dans chacune des lignes de câblage traversantes dans des puces respectives, et dans le cas où un court-circuit est créé dans une ligne de câblage traversante spécifique, une pluralité de circuits fusibles connectés à la zone court-circuitée se déconnectent et seule la zone court-circuitée est isolée d'un circuit d'alimentation électrique. De la puissance peut ainsi être fournie de façon stable au système à puces stratifiées entier sans isoler du circuit d'alimentation électrique toutes les lignes de câblage traversantes établissant une connexion verticale à l'intérieur du système à puces stratifiées.
(JA) チップの上面から下面を貫通し、目的回路に電源を供給する複数の貫通配線を有するチップを複数積層して形成した積層チップシステムを有する半導体装置の信頼性を向上させる。その手段として、複数のチップを積層してそれぞれのチップ内の各貫通配線内に少なくとも2つのヒューズ回路を形成することにより、特定の貫通配線内において短絡が発生した場合に、短絡箇所に接続された複数のヒューズ回路を遮断し、短絡箇所のみを電源回路から分離する。これにより、積層チップシステム内の上下に連結する全ての貫通配線を電源回路から分離することなく、積層チップシステム全体に安定して電源を供給することができる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)