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1. (WO2011105229) シフトレジスタ、信号線駆動回路、液晶表示装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/105229    国際出願番号:    PCT/JP2011/052919
国際公開日: 01.09.2011 国際出願日: 10.02.2011
IPC:
G11C 19/00 (2006.01), G02F 1/133 (2006.01), G09G 3/20 (2006.01), G09G 3/36 (2006.01), G11C 19/28 (2006.01)
出願人: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (米国を除く全ての指定国).
FURUTA, Shige; (米国のみ).
MURAKAMI, Yuhichiroh; (米国のみ).
SASAKI, Yasushi; (米国のみ).
YAMAGUCHI, Takahiro; (米国のみ).
GYOUTEN, Seijirou; (米国のみ)
発明者: FURUTA, Shige; .
MURAKAMI, Yuhichiroh; .
SASAKI, Yasushi; .
YAMAGUCHI, Takahiro; .
GYOUTEN, Seijirou;
代理人: HARAKENZO WORLD PATENT & TRADEMARK; Daiwa Minamimorimachi Building, 2-6, Tenjinbashi 2-chome Kita, Kita-ku, Osaka-shi, Osaka 5300041 (JP)
優先権情報:
2010-037685 23.02.2010 JP
発明の名称: (EN) SHIFT REGISTER, SIGNAL LINE DRIVE CIRCUIT, LIQUID CRYSTAL DISPLAY DEVICE
(FR) REGISTRE À DÉCALAGE, CIRCUIT D'EXCITATION DE LIGNE DE SIGNAL, DISPOSITIF D'AFFICHAGE À CRISTAUX LIQUIDES
(JA) シフトレジスタ、信号線駆動回路、液晶表示装置
要約: front page image
(EN)The disclosed shift register is constituted to be provided with a plurality of stages of unit circuits including flip-flops, wherein each unit circuit generates an output signal for the stage of the unit circuit by capturing a synchronous signal on the basis of the output of a flip-flop, and for the flip-flop, first and second switches (11 and 12) and a latch circuit (LC) for latching the input signal and setting thereof as the output of the flip-flop are provided. In addition, a first shift direction signal (UD) is input to the latch circuit (LC) via the first switch (11), and a second shift direction signal (UDB) is input to the latch circuit (LC) via the second switch (12). In each unit circuit for other than the first stage and the last stage, the output signal of the previous stage is input to a control terminal of the first switch, and the output signal of the following stage is input to a control terminal of the second switch. As a result, it is possible to reduce the number of elements of the shift register to achieve miniaturization and low cost.
(FR)L'invention porte sur un registre à décalage qui est constitué de façon à être pourvu d'une pluralité d'étages de circuits unitaires comprenant des bascules bistables. Chaque circuit unitaire génère un signal de sortie pour l'étage du circuit unitaire en capturant un signal synchrone sur la base de la sortie d'une bascule bistable, et pour la bascule bistable, des premier et second commutateurs (11 et 12) et un circuit de verrouillage (LC), destiné à verrouiller le signal d'entrée et à le définir comme étant la sortie de la bascule bistable, sont utilisés. De plus, un premier signal de direction de décalage (UD) est appliqué au circuit de verrouillage (LC) par le premier commutateur (11), et un second signal de direction de décalage (UDB) est appliqué au circuit de verrouillage (LC) par le second commutateur (12). Dans chaque circuit unitaire, pour un étage autre que le premier étage et le dernier étage, le signal de sortie de l'étage précédent est appliqué à une borne de commande du premier commutateur, et le signal de sortie de l'étage suivant est appliqué à une borne de commande du second commutateur. Par conséquent, il est possible de réduire le nombre d'éléments du registre à décalage pour obtenir une miniaturisation et un faible coût.
(JA) フリップフロップを含む単位回路を複数段備え、各単位回路はフリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、上記フリップフロップには、第1および第2スイッチ(11・12)と、入力された信号をラッチしてフリップフロップの出力とするラッチ回路(LC)とが設けられるとともに、第1シフト方向信号(UD)が第1スイッチ(11)を介してラッチ回路(LC)に入力され、かつ第2シフト方向信号(UDB)が第2スイッチ(12)を介してラッチ回路(LC)に入力され、初段および末段以外の各単位回路においては、第1スイッチの制御端子に前段の出力信号が入力されるとともに、第2スイッチの制御端子に後段の出力信号が入力される構成とする。これにより、シフトレジスタの素子数を減らし、小型化、低コスト化を実現することができる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)