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1. (WO2011104775) 半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/104775    国際出願番号:    PCT/JP2010/005188
国際公開日: 01.09.2011 国際出願日: 24.08.2010
IPC:
H01L 21/8234 (2006.01), H01L 21/336 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01), H01L 27/06 (2006.01), H01L 27/08 (2006.01), H01L 29/786 (2006.01)
出願人: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (米国を除く全ての指定国).
ISHIKAWA, Osamu; (米国のみ).
YOKOYAMA, Takahiro; (米国のみ).
ITO, Junji; (米国のみ)
発明者: ISHIKAWA, Osamu; .
YOKOYAMA, Takahiro; .
ITO, Junji;
代理人: NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
優先権情報:
2010-037966 23.02.2010 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
要約: front page image
(EN)Disclosed is a semiconductor device (50) wherein signal distortion, which is caused by mutual interference of different signals on a same chip, is suppressed. The semiconductor device (50) comprises: a first insulating film (7) that is formed on an insulating substrate; silicon island regions (16a, 16b) that are silicon layers each having a transistor and formed on the first insulating film (7) in the form of an island; a passive circuit region that is formed outside the silicon island regions (16a, 16b) and provided with a passive circuit that comprises at least one of an inductor (L), capacitors (C1, C2) or a resistor (R); and a wiring line (10) that electrically connects transistors (Tr1, Tr2) and the passive circuit.
(FR)La présente invention concerne un dispositif à semi-conducteur (50). Dans ledit dispositif, la distorsion de signal, qui est entraînée par interférence mutuelle de signaux différents sur une même puce, est supprimée. Le dispositif à semi-conducteur (50) comprend : un premier film isolant (7) qui est formé sur un substrat isolant ; des régions îlots de silicium (16a, 16b) qui sont des couches de silicium qui comportent chacune un transistor et qui sont formées sur le premier film isolant (7) sous la forme d'un îlot ; une région circuit passif qui est formée à l'extérieur des régions îlots de silicium (16a, 16b) et pourvue d'un circuit passif qui comprend au moins un inducteur (L), et/ou des condensateurs (C1, C2) et/ou une résistance (R) ; et une ligne de câblage (10) qui connecte électriquement des transistors (Tr1, Tr2) et le circuit passif.
(JA) 同一チップ上での異なる信号の相互干渉が原因で生じる信号歪みを抑制した半導体装置(50)を提供する。 半導体装置(50)は、絶縁基板上に形成された第1の絶縁膜(7)と、第1の絶縁膜(7)上に島状に形成され、トランジスタを有するシリコン層であるシリコン島領域(16a、16b)と、シリコン島領域(16a、16b)外に形成され、インダクター(L)、容量(C1、C2)及び抵抗(R)の少なくとも1つを有する受動回路が形成された受動回路領域と、トランジスタ(Tr1、Tr2)及び受動回路を電気的に接続する配線(10)とを備える。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)