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1. (WO2011104774) 半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/104774    国際出願番号:    PCT/JP2010/005170
国際公開日: 01.09.2011 国際出願日: 23.08.2010
IPC:
H01L 25/00 (2006.01), H03H 9/25 (2006.01)
出願人: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (米国を除く全ての指定国).
ISHIKAWA, Osamu; (米国のみ).
YOKOYAMA, Takahiro; (米国のみ).
ITO, Junji; (米国のみ)
発明者: ISHIKAWA, Osamu; .
YOKOYAMA, Takahiro; .
ITO, Junji;
代理人: NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
優先権情報:
2010-038009 23.02.2010 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
要約: front page image
(EN)Disclosed is a semiconductor device (100) provided with an insulating substrate (101), insulating films (102a to 102c) which are formed on the insulating substrate (101), a silicon island region (103) which is formed in the shape of an island on insulating film (102a) and which is a silicon layer formed with a transistor (Tr), a passive circuit region which is formed outside the silicon island region (103) and which has a capacitor (C), electrode pads (P1 to P5) which are formed outside the silicon island region (103) and outside the passive circuit region, a SAW filter (SAW) which is mounted on the electrode pads (P1 to P5), and a second wiring layer (104) for connecting the transistor (Tr), the capacitor (C), and the electrode pads (P1 to P5), wherein the transistor (Tr), the capacitor (C), the SAW filter (SAW), and the second wiring layer (104) configure a predetermined circuit.
(FR)L'invention concerne un dispositif semi-conducteur (100) comprenant un substrat isolant (101), des films isolants (102a à 102c) qui sont formés sur le substrat isolant (101), une région d'îlot de silicium (103) qui prend la forme d'un îlot sur un film isolant (102a) et qui est une couche de silicium formée avec un transistor (Tr), une région de circuit passif qui est formée en dehors de la région d'îlot de silicium (103) et qui comprend un condensateur (C), des pastilles d'électrode (P1 à P5) qui sont formées en dehors de la région d'îlot de silicium (103) et en dehors de la région de circuit passif, un filtre à ondes de surface (SAW) qui est monté sur les pastilles d'électrode (P1 à P5), et une seconde couche de câblage (104) destinée à connecter le transistor (Tr), le condensateur (C) et les pastilles d'électrode (P1 à P5). Le transistor (Tr), le condensateur (C), le filtre à ondes de surface (SAW) et la seconde couche de câblage (104) constituent un circuit prédéterminé.
(JA) 本発明に係る半導体装置(100)は、絶縁基板(101)と、絶縁基板(101)上に形成された絶縁膜(102a~102c)と、絶縁膜(102a)上に島状に形成され、トランジスタ(Tr)が形成されたシリコン層であるシリコン島領域(103)と、シリコン島領域(103)外に形成されたキャパシター(C)を有する受動回路領域と、シリコン島領域(103)外かつ受動回路領域外に形成された電極パッド(P1~P5)と、電極パッド(P1~P5)上に搭載されたSAWフィルター(SAW)と、トランジスタ(Tr)、キャパシター(C)及び電極パッド(P1~P5)を接続するための第2配線層104とを備え、トランジスタ(Tr)、キャパシター(C)、SAWフィルター(SAW)及び第2配線層(104)は、所定の回路を構成する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)