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1. WO2011074545 - 半導体記憶装置およびその製造方法

公開番号 WO/2011/074545
公開日 23.06.2011
国際出願番号 PCT/JP2010/072398
国際出願日 13.12.2010
IPC
H01L 27/105 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
105電界効果構成部品を含むもの
H01L 27/10 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
H01L 45/00 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
45電位障壁または表面障壁をもたず,整流,増幅,発振またはスイッチングに特に適用される固体装置,例.誘電体三極素子;オブシンスキー効果装置;それらの装置またはその部品の製造または処理に特に適用される方法または装置
CPC
H01L 27/224
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
22including components using galvano-magnetic effects, e.g. Hall effects; using similar magnetic field effects
222Magnetic non-volatile memory structures, e.g. MRAM
224comprising two-terminal components, e.g. diodes, MIM elements
H01L 27/2409
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
24including solid state components for rectifying, amplifying or switching without a potential-jump barrier or surface barrier, ; e.g. resistance switching non-volatile memory structures
2409comprising two-terminal selection components, e.g. diodes
H01L 27/2454
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
24including solid state components for rectifying, amplifying or switching without a potential-jump barrier or surface barrier, ; e.g. resistance switching non-volatile memory structures
2436comprising multi-terminal selection components, e.g. transistors
2454of the vertical channel field-effect transistor type
H01L 27/2481
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
24including solid state components for rectifying, amplifying or switching without a potential-jump barrier or surface barrier, ; e.g. resistance switching non-volatile memory structures
2463Arrangements comprising multiple bistable or multistable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays, details of the horizontal layout
2481arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays, details of the vertical layout
H01L 45/04
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
45Solid state devices adapted for rectifying, amplifying, oscillating or switching without a potential-jump barrier or surface barrier, e.g. dielectric triodes; Ovshinsky-effect devices; Processes or apparatus peculiar to the manufacture or treatment thereof or of parts thereof
04Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory
H01L 45/06
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
45Solid state devices adapted for rectifying, amplifying, oscillating or switching without a potential-jump barrier or surface barrier, e.g. dielectric triodes; Ovshinsky-effect devices; Processes or apparatus peculiar to the manufacture or treatment thereof or of parts thereof
04Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory
06based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
出願人
  • 株式会社日立製作所 HITACHI, LTD. [JP]/[JP] (AllExceptUS)
  • 笹子 佳孝 SASAGO, Yoshitaka [JP]/[JP] (UsOnly)
  • 島 明生 SHIMA, Akio [JP]/[JP] (UsOnly)
  • 半澤 悟 HANZAWA, Satoru [JP]/[JP] (UsOnly)
  • 小林 孝 KOBAYASHI, Takashi [JP]/[JP] (UsOnly)
  • 木下 勝治 KINOSHITA, Masaharu [JP]/[JP] (UsOnly)
  • 高浦 則克 TAKAURA, Norikatsu [JP]/[JP] (UsOnly)
発明者
  • 笹子 佳孝 SASAGO, Yoshitaka
  • 島 明生 SHIMA, Akio
  • 半澤 悟 HANZAWA, Satoru
  • 小林 孝 KOBAYASHI, Takashi
  • 木下 勝治 KINOSHITA, Masaharu
  • 高浦 則克 TAKAURA, Norikatsu
代理人
  • 筒井 大和 TSUTSUI, Yamato
優先権情報
2009-28587617.12.2009JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体記憶装置およびその製造方法
要約
(EN)
Disclosed are a semiconductor storage device and a method for manufacturing the semiconductor storage device, whereby the bit cost of memory using a variable resistance material is reduced. The semiconductor storage device has: a substrate; a first word line (2) which is provided above the substrate; a first laminated body, which is disposed above the first word line (2), and which has the N+1 (N≥1) number of first inter-gate insulating layers (11-15) and the N number of first semiconductor layers (21p-24p) alternately laminated in the height direction of the substrate; a first bit line (3), which extends in the direction that intersects the first word line (2), and which is disposed above the laminated body; a first gate insulating layer (9) which is provided on the side surfaces of the N+1 number of the first inter-gate insulating layers (11-15) and those of the N number of the first semiconductor layers (21p-24p); a first channel layer (8p) which is provided on the side surface of the first gate insulating layer (9); and a first variable resistance material layer (7) which is provided on the side surface of the first channel layer. The first variable material layer (7) is in a region where the first word line (2) and the first bit line (3) intersect each other. Furthermore, a polysilicon diode (PD) is used as a selection element.
(FR)
L'invention porte sur un dispositif de mémoire à semi-conducteur et sur un procédé de fabrication du dispositif de mémoire à semi-conducteur, le coût par bit de mémoire utilisant un matériau à résistance variable étant réduit. Le dispositif de mémoire à semi-conducteur comprend : un substrat ; une première ligne de mot (2) qui est placée au-dessus du substrat ; un premier corps stratifié, qui est placé au-dessus de la première ligne de mot (2) et qui comprend un nombre N+1 (N ≥ 1) de premières couches d'isolation inter-grilles (11-15) et un nombre N de premières couches semi-conductrices (21p-24p) alternativement stratifiées dans la direction de la hauteur du substrat ; une première ligne de bit (3), qui s'étend dans la direction qui croise la première ligne de mot (2), et qui est agencée au-dessus du corps stratifié ; une première couche d'isolation de grille (9) qui est placée sur les surfaces latérales du nombre N+1 de premières couches d'isolation inter-grilles (11-15) et celles du nombre N de premières couches semi-conductrices (21p-24p) ; une première couche de canal (8p) qui est placée sur la surface latérale de la première couche d'isolation de grille (9) ; et une première couche de matériau à résistance variable (7) qui est placée sur la surface latérale de la première couche de canal. La première couche de matériau à résistance variable (7) se trouve dans une région dans laquelle la première ligne de mot (2) et la première ligne de bit (3) se croisent. En outre, une diode en polysilicium (PD) est utilisée à titre d'élément de sélection.
(JA)
 半導体記憶装置及びその製造方法に関し、抵抗変化材料を利用したメモリのビットコストの低減を実現する。その手段として、基板と、基板の上方の第1ワード線2と、基板の高さ方向にN+1層(N≧1)の第1ゲート間絶縁層11乃至15とN層の第1半導体層21p乃至24pとが交互に積層され、第1ワード線2より上方の第1積層体と、第1ワード線2と交差方向に延在し、積層体より上方の第1ビット線3と、N+1層の第1ゲート間絶縁層11乃至15の側面とN層の前記第1半導体層21p乃至24pの側面の第1ゲート絶縁層9と、第1ゲート絶縁層9の側面の第1チャネル層8pと、第1チャネル層の側面の第1抵抗変化材料層7と、を有し、第1抵抗変化材料層7は、第1ワード線2と第1ビット線3が交差する領域にある。また、選択素子にポリシリコンダイオードPDを用いる。
国際事務局に記録されている最新の書誌情報