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1. (WO2011043284) 半導体集積回路装置

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/043284    国際出願番号:    PCT/JP2010/067346
国際公開日: 14.04.2011 国際出願日: 04.10.2010
H01L 21/822 (2006.01), H01L 27/04 (2006.01), H03K 19/096 (2006.01)
出願人: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP) (米国を除く全ての指定国).
FUKUDA, Koji [JP/JP]; (JP) (米国のみ).
YAMASHITA, Hiroki [JP/JP]; (JP) (米国のみ)
発明者: FUKUDA, Koji; (JP).
代理人: TSUTSUI, Yamato; Tsutsui & Associates, 3F Shinjuku Gyoen Bldg., 3-10, Shinjuku 2-chome, Shinjuku-ku, Tokyo 1600022 (JP)
2009-232150 06.10.2009 JP
(JA) 半導体集積回路装置
要約: front page image
(EN)A high-speed semiconductor integrated circuit device is achieved by adjusting the offset voltage. Drain outputs for the NMOS transistors MN1 and MN2, which operate according to the differential input signal Din_p and Din_n, are connected to dummy NMOS transistors MND1 (MND1a and MND1b) and MND2 (MND2a and MND2b), respectively. MND1 is disposed adjacent to MN1 and the source of MND1a and the drain of MN1 share a diffusion layer; MND2 is disposed adjacent to MN2 and the source of MND2a and the drain of MN2 share a diffusion layer. MND1 and MND2 both function as dummy transistors to prevent process fluctuations in MN1 and MN2 and as a means for adjusting the offset voltage by applying an offset amount setting signal OFST to each gate, as necessary, and adding the capacitance to either MN1 or MN2.
(FR)La présente invention concerne un dispositif de circuit intégré à semi-conducteurs à grande vitesse obtenu par l'ajustement de la tension de décalage. Des sorties de drain pour les transistors NMOS MN1 et MN2, qui fonctionnent selon un signal d'entrée différentiel Din_p et Din_n, sont connectées à des transistors NMOS factices MND1 (MND1a et MND1b) et MND2 (MND2a et MND2b), respectivement. Le transistor factice MND1 est disposé adjacent au transistor MN1 et la source du transistor factice MND1 et le drain du transistor MN1 partagent une couche de diffusion commune; le transistor factice MND2 est disposé adjacent au transistor MN2 et la source du transistor factice MND2 et le drain du transistor MN2 partagent une couche de diffusion commune, Les transistors factices MND1 et MND2 fonctionnent tous les deux comme des transistors factices pour empêcher des fluctuations de processus dans les transistors MN1 et MN2 et comme un moyen pour ajuster la tension de décalage par l'application d'un signal de quantité de décalage OFST à chaque grille, le cas échéant, et ajouter la capacité au transistor MN1 ou au transistor MN2.
(JA) オフセット電圧の調整によって、高速な半導体集積回路装置を実現する。例えば、差動入力信号Din_p,Din_nに応じて動作するNMOSトランジスタMN1,MN2のドレイン出力に、それぞれダミーNMOSトランジスタMND1(MND1a,MND1b),MND2(MND2a,MND2b)を接続する。MND1はMN1に隣接して配置され、MND1aのソースとMN1のドレインが拡散層を共有し、MND2はMN2に隣接して配置され、MND2aのソースとMN2のドレインが拡散層を共有する。MND1,MND2は、MN1,MN2のプロセスばらつき等を抑制するためのダミートランジスタとして機能することに加えて、各ゲートに適宜オフセット量設定信号OFSTを印加してMN1,MN2の一方に容量を付加することで、オフセット電圧の調整手段としても機能する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)