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1. (WO2011039871) バイアス生成回路、パワーアンプモジュール及び半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/039871    国際出願番号:    PCT/JP2009/067088
国際公開日: 07.04.2011 国際出願日: 30.09.2009
IPC:
H03F 3/343 (2006.01), H03F 1/30 (2006.01)
出願人: Renesas Electronics Corporation [JP/JP]; 1753, Shimonumabe, Nakahara-ku, Kawasaki-shi, Kanagawa 2118668 (JP) (米国を除く全ての指定国).
TANAKA, Satoshi [JP/JP]; (JP) (米国のみ).
MORISAWA, Fuminori [JP/JP]; (JP) (米国のみ).
TABEI, Makoto [JP/JP]; (JP) (米国のみ)
発明者: TANAKA, Satoshi; (JP).
MORISAWA, Fuminori; (JP).
TABEI, Makoto; (JP)
代理人: TSUTSUI, Yamato; Tsutsui & Associates, 3F Shinjuku Gyoen Bldg., 3-10, Shinjuku 2-chome, Shinjuku-ku, Tokyo 1600022 (JP)
優先権情報:
発明の名称: (EN) BIAS GENERATING CIRCUIT, POWER AMPLIFIER MODULE, AND SEMICONDUCTOR DEVICE
(FR) CIRCUIT DE GÉNÉRATION DE POLARISATION, MODULE AMPLIFICATEUR DE PUISSANCE ET DISPOSITIF À SEMI-CONDUCTEUR
(JA) バイアス生成回路、パワーアンプモジュール及び半導体装置
要約: front page image
(EN)Provided is a power amplifier bias circuit that will reduce the effect of variation in gate length (L) and that has little variation in gain between products. Two current mirror circuits (101) (NPN type) and (102) (PNP type) are inserted at the input side of a bias circuit (103). The gate length of a transistor (Q1) at the output side of the current mirror circuit (101) is designed to be longer than that of the other transistors. Thus, even when error occurs, the effects thereof can be kept small.
(FR)La présente invention se rapporte à un circuit de polarisation d'un amplificateur de puissance qui permet de réduire l'effet de la variation de la longueur de grille (L) et qui présente un faible écart de gain entre produits. Deux circuits de miroir de courant (101) (type NPN) et (102) (type PNP) sont insérés sur le côté d'entrée d'un circuit de polarisation (103). La longueur de grille d'un transistor (Q1) sur le côté de sortie du circuit de miroir de courant (101) est prévue pour être plus longue que celle des autres transistors. De cette manière, même quand une erreur se produit, les effets de cette erreur peuvent être correctement maîtrisés.
(JA) ゲート長Lのばらつきの影響を軽減し、製品間の利得のばらつきの少ない電力増幅器のバイアス回路を提供する。バイアス回路103の入力側に、NPN型及びPNP型の2つのカレントミラー回路101(NPN型)、102(PNP型)を挿入する。カレントミラー回路101の出力側のトランジスタQ1のゲート長を他のトランジスタよりも長く設計する。これにより誤差の発生時にもその影響を小さく抑えることが可能となる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)