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1. (WO2011021364) 半導体装置およびその製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/021364    国際出願番号:    PCT/JP2010/005007
国際公開日: 24.02.2011 国際出願日: 10.08.2010
IPC:
H01L 21/3205 (2006.01), H01L 23/12 (2006.01), H01L 23/52 (2006.01), H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
出願人: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (米国を除く全ての指定国).
TAMAKI, Tomohiro; (米国のみ)
発明者: TAMAKI, Tomohiro;
代理人: IKEUCHI SATO & PARTNER PATENT ATTORNEYS; 26th Floor, OAP TOWER, 8-30, Tenmabashi 1-chome, Kita-ku, Osaka-shi, Osaka 5306026 (JP)
優先権情報:
2009-191319 20.08.2009 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
要約: front page image
(EN)Disclosed is a semiconductor device that can have increased area and decreased thickness without a loss of connection reliability and is resistant to damage and the like from outside forces. Also disclosed is a method for manufacturing said semiconductor device. The semiconductor device has a first principal surface (2) and a second principal surface (4) which corresponds to the reverse side of the first principal surface (2). A protrusion (11) having a smaller area than the first principal surface (2) is formed on part of the second principal surface. The semiconductor device is provided with a substrate (1) that is connected via through-wires (6) to an integrated-circuit wiring layer (3) formed on the aforementioned first principal surface (2) and to a plurality of electrodes (5) formed on the protrusion (11) on the second principal surface (4).
(FR)L'invention porte sur un dispositif semi-conducteur pouvant avoir une surface accrue et une épaisseur diminuée sans perte de fiabilité de connexion et résistant à un endommagement ou similaire provenant de forces extérieures. L'invention porte également sur un procédé de fabrication dudit dispositif semi-conducteur. Le dispositif semi-conducteur possède une première surface principale (2) et une seconde surface principale (4) correspondant au côté postérieur de la première surface principale (2). Une saillie (11) ayant une surface inférieure à celle de la première surface principale (2) est disposée sur une partie de la seconde surface principale. Le dispositif semi-conducteur comporte un substrat (1) connecté par l'intermédiaire de fils traversants (6) à une couche de câblage de circuit intégré (3) agencée sur la première surface principale précitée (2) et à une pluralité d'électrodes (5) disposées sur la saillie (11) de la seconde surface principale (4).
(JA) 半導体装置の大面積化や薄型化に対応し、接続信頼性が低下せず、外力による破損などが生じにくい半導体装置と、その製造方法を提供すること。第1の主面(2)と、前記第1の主面(2)の裏面に相当し、その一部に前記第1の主面(2)の面積より小さい面積の凸部(11)が形成された第2の主面(4)とを有し、前記第1の主面(2)に形成された集積回路配線層(3)と、前記第2の主面(4)の前記凸部(11)に形成された複数の電極(5)とが、貫通配線(6)で接続された基板(1)を備えた。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)