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1. (WO2011018822) 半導体装置の製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/018822    国際出願番号:    PCT/JP2009/003862
国際公開日: 17.02.2011 国際出願日: 11.08.2009
IPC:
H01L 21/768 (2006.01), H01L 21/027 (2006.01), H01L 21/82 (2006.01)
出願人: FUJITSU SEMICONDUCTOR LIMITED [JP/JP]; 2-10-23 Shin-Yokohama, Kohoku-ku, Yokohama-Shi, Kanagawa 2220033 (JP) (米国を除く全ての指定国).
ISHIKAWA, Kenji [JP/JP]; (JP) (米国のみ)
発明者: ISHIKAWA, Kenji; (JP)
代理人: TAKAHASHI, Keishiro; TAKAHASHI & KITAYAMA 6th Fl., New Jied Bldg., 3-22-8, Ueno, Taito-ku, Tokyo 1100005 (JP)
優先権情報:
発明の名称: (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法
要約: front page image
(EN)The cost of manufacturing a reticle for via holes is reduced. A method for manufacturing a semiconductor device comprises a step for preparing a reticle for a via hole pattern and a reticle for a wiring pattern, a step for forming a photoresist film above a semiconductor substrate, a step for exposing the photoresist film by using the reticle for the via hole pattern, a step for exposing the photoresist film by using the reticle for the wiring pattern, and a step for creating a photoresist pattern comprising an opening in an overlapping region between the reticle for the via hole pattern and the reticle for the wiring pattern by developing the photoresist film, thereby forming wiring embedded in an interlayer insulating film and provided with via conductors and the wiring pattern.
(FR)Le coût de fabrication d'un réticule pour trous d'interconnexion est réduit. Un procédé de fabrication d'un dispositif semi-conducteur comprend une étape de préparation d'un réticule pour motif de trou d'interconnexion et d'un réticule pour motif de câblage, une étape de formation d'un film de résine photosensible au-dessus d'un substrat semi-conducteur, une étape d'exposition du film de résine photosensible à l'aide du réticule pour motif de trou d'interconnexion, une étape d'exposition du film de résine photosensible à l'aide du réticule pour motif de câblage, et une étape de création d'un motif de résine photosensible comprenant une ouverture dans une région de chevauchement entre le réticule pour motif de trou d'interconnexion et le réticule pour motif de câblage grâce au développement du film de résine photosensible, ce qui permet de former un câblage incorporé dans un film isolant entre couches et pourvu de conducteurs de trous d'interconnexion et du motif de câblage.
(JA)【課題】 ビア孔用レチクル製造コストを抑制する。 【解決手段】 半導体装置の製造方法において、ビア孔パターンのレチクルと配線パターンのレチクルとを準備する工程と、半導体基板上にフォトレジスト膜を形成する工程と、ビア孔パターンのレチクルを用いてフォトレジスト膜を露光する工程と、配線パターンのレチクルを用いてフォトレジスト膜を露光する工程と、フォトレジスト膜を現像することにより、ビア孔パターンのレチクルと配線パターンのレチクルとの重なり領域に開口を有するフォトレジストパターンを作成する工程と、を有し、層間絶縁膜中に埋め込まれ、ビア導電体と配線パターンとを備えた配線を形成する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)