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1. (WO2011016242) 半導体装置及びその製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/016242    国際出願番号:    PCT/JP2010/004937
国際公開日: 10.02.2011 国際出願日: 05.08.2010
IPC:
H01L 21/3205 (2006.01), H01L 21/306 (2006.01), H01L 21/316 (2006.01), H01L 23/52 (2006.01), H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
出願人: TOKYO ELECTRON LIMITED [JP/JP]; 3-1 Akasaka 5-chome, Minato-ku, Tokyo 1076325 (JP) (米国を除く全ての指定国).
TOHOKU UNIVERSITY [JP/JP]; 2-1-1 Katahira, Aoba-ku, Sendai-shi, Miyagi 9808577 (JP) (米国を除く全ての指定国).
NEMOTO, Takenao [JP/JP]; (JP) (米国のみ).
OHMI, Tadahiro [JP/JP]; (JP) (米国のみ).
OHASHI, Tomotsugu [JP/JP]; (JP) (米国のみ).
GOTO, Tetsuya [JP/JP]; (JP) (米国のみ)
発明者: NEMOTO, Takenao; (JP).
OHMI, Tadahiro; (JP).
OHASHI, Tomotsugu; (JP).
GOTO, Tetsuya; (JP)
代理人: SASAKI, Seikoh; SASAKI & ASSOCIATES, 302 Surugadai Saikachizaka Building, 2-11-16, Kanda-surugadai, Chiyoda-ku, Tokyo 1010062 (JP)
優先権情報:
2009-184237 07.08.2009 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
要約: front page image
(EN)Disclosed is a method for manufacturing a semiconductor device, wherein damages and defects are prevented from being generated or significantly reduced at the periphery of a through via hole on the rear side of a semiconductor substrate. In a via-last method, a hole (16) is formed in the front surface of the silicon substrate (10), to which steps up to a BEOL step have been performed, an insulating film (18) is formed on the inner wall of the hole (16), and Cu is embedded in the hole (16) as a via conductor (24) by means of electrolytic plating. Then, the rear surface of the silicon substrate (10) is ground by means of wet etching until the bottom portion of the hole (16), i.e., the bottom portion of the Cu via conductor (24), is exposed.
(FR)La présente invention a trait à un procédé de fabrication d'un dispositif à semi-conducteur, permettant d'éviter les dommages et les défauts ou de les réduire significativement à la périphérie d'un trou d'interconnexion traversant sur le côté arrière d'un substrat semi-conducteur. Dans un procédé « via last », un trou (16) est formé dans la surface avant du substrat de silicium (10), sur lequel des élévations sur un étage BEOL ont été effectuées, une couche isolante (18) est formée sur la paroi intérieure du trou (16), et du Cu est incorporé dans le trou (16) en tant que conducteur de trou d'interconnexion (24) au moyen d'une finition galvanique. Par la suite, la surface arrière du substrat de silicium (10) est creusée au moyen d'une gravure humide jusqu'à ce que la partie inférieure du trou (16), à savoir la partie inférieure du conducteur de trou d'interconnexion de Cu (24), soit exposée.
(JA)【課題】半導体基板の裏面側で貫通ビア回りに損傷や欠陥を生じないようにし、あるいは大幅に低減すること。 【解決手段】ビア・ラストにおいて、BEOLまで終えたシリコン基板10に対し、基板のおもて面に穴16を開け、穴16の内壁に絶縁膜18を形成し、穴16の中にビア導体24としてCuを電解めっき法により埋め込んでから、穴16の底部つまりCuビア導体24の底部が露出するまでシリコン基板10の裏面をウエットエッチングで削る。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)