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1. (WO2011013322) 半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2011/013322    国際出願番号:    PCT/JP2010/004630
国際公開日: 03.02.2011 国際出願日: 16.07.2010
IPC:
H01L 21/8244 (2006.01), H01L 27/11 (2006.01)
出願人: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (米国を除く全ての指定国).
TAMARU, Masaki; (米国のみ)
発明者: TAMARU, Masaki;
代理人: MAEDA, Hiroshi; Osaka-Marubeni Bldg.,5-7,Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
優先権情報:
2009-176882 29.07.2009 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
要約: front page image
(EN)Provided is a layout structure for an SRAM memory cell, that is capable of suppressing poor asymmetry in the device characteristics of pair transistors. A first memory cell is formed using the inverter (41) of a unit arrangement region (1a) and the inverter (81) of a unit arrangement region (1b). The inverters (41, 81) are both formed on a first side in the row direction in the unit arrangement regions (1a, 1b). Accordingly, a load transistor pair (TP1, TP2) and a drive transistor pair (TN1, TN2) have the same orientation from a source to a drain. Additionally, gate electrodes (31, 71) are extended in a straight line and do not have curves.
(FR)La présente invention a trait à une structure de topologie pour une cellule de mémoire vive statique qui est en mesure de supprimer la faible asymétrie des caractéristiques de dispositif d'une paire de transistors. Une première cellule de mémoire est formée à l'aide de l'onduleur (41) d'une zone d'agencement d'unité (1a) et de l'onduleur (81) d'une zone d'agencement d'unité (1b). Les onduleurs (41, 81) sont tous deux formés sur un premier côté dans la direction de rangée dans les zones d'agencement d'unité (1a, 1b). Par conséquent, une paire de transistors de charge (TP1, TP2) et une paire de transistors d'attaque (TN1, TN2) ont la même orientation depuis une source jusqu'à un drain. De plus, des électrodes de grille (31, 71) s'étendent en ligne droite et ne présentent aucune courbe.
(JA) SRAMメモリセルに関し、ペアトランジスタのデバイス特性における非対称性不良を抑制可能なレイアウト構造を提供する。第1のメモリセルは、単位配置領域(1a)のインバータ(41)と単位配置領域(1b)のインバータ(81)とを用いて構成されている。インバータ(41,81)はともに単位配置領域(1a,1b)内において列方向における第1の側に構成されている。よって、ロードトランジスタ対(TP1,TP2)およびドライブトランジスタ対(TN1,TN2)では、ソースからドレインへの向きは同じである。また、ゲート電極(31,71)は直線状に延びており、屈曲部を有しない。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)