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1. (WO2010134201) 半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2010/134201    国際出願番号:    PCT/JP2009/059458
国際公開日: 25.11.2010 国際出願日: 22.05.2009
IPC:
G06F 12/06 (2006.01), G06F 12/00 (2006.01), G06F 13/16 (2006.01)
出願人: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP) (米国を除く全ての指定国).
MIURA, Seiji [JP/JP]; (JP) (米国のみ)
発明者: MIURA, Seiji; (JP)
代理人: TSUTSUI, Yamato; Tsutsui & Associates, 3F Shinjuku Gyoen Bldg., 3-10, Shinjuku 2-chome, Shinjuku-ku, Tokyo 1600022 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
要約: front page image
(EN)Provided is a user-friendly information processing system which is capable of maintaining latency within a fixed range and ensuring the expandability of a memory capacity at high speed and low cost.  The information processing system, including an information processing device, a volatile memory, and nonvolatile memories, is configured.  The information processing device, the volatile memory, and the nonvolatile memories are connected in series with one another to reduce the number of connection signals, thereby realizing speeding-up while maintaining the expandability of the memory capacity.  The information processing device manages response time zones and time zones where responses overlap one another, and performs a correction operation on the latency, thereby realizing fast data transfer while maintaining the latency within the fixed range.  The information processing device performs an error correction to improve the reliability when transferring the data of the nonvolatile memories to the volatile memory.  The information processing system composed of a plurality of chips is configured as an information processing system/module in which the respective chips are arranged in layers, and wired together by a through via.
(FR)La présente invention concerne un système de traitement d'informations convivial qui est capable de conserver la latence dans une plage fixée et d'assurer la faculté d'extension d'une capacité de mémoire à grande vitesse et faibles coûts. Le système de traitement d'informations est configuré pour comprendre un dispositif de traitement d'informations, une mémoire volatile et des mémoires non volatiles. Le dispositif de traitement d'informations, la mémoire volatile et les mémoires non volatiles sont connectés ensemble en série afin de réduire le nombre de signaux de connexion, réalisant de cette façon une augmentation de la vitesse de traitement tout en conservant la faculté d'extension de la capacité de la mémoire. Le dispositif de traitement d'informations gère des zones de temps de réponse et des zones de temps dans lesquelles des réponses se chevauchent et effectue une opération corrective sur la latence, réalisant de cette façon un transfert de données rapide tout en conservant la latence dans la plage fixée. Le dispositif de traitement d'informations effectue une correction d'erreur pour améliorer la fiabilité lors du transfert des données des mémoires non volatiles vers la mémoire volatile. Le système de traitement d'informations composé d'une pluralité de puces est configuré en tant que module/système de traitement d'informations dans lequel les puces respectives sont disposées dans des couches et reliées par un trou d'interconnexion direct.
(JA) レイテンシを一定範囲内に保ち、高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報処理システムの提供を目的とする。情報処理装置、揮発性メモリおよび不揮発性メモリを含む情報処理システムを構成する。情報処理装置、揮発性メモリおよび不揮発性メモリは直列接続させ、接続信号数を少なくすることにより、メモリ容量の拡張性を保ちつつ、高速化を図る。情報処理装置はレスポンスの時間帯とレスポンス同士の重複時間帯を管理し、レイテンシの補正動作を行うことでレイテンシを一定範囲内に保ちながら高速なデータ転送を実現する。不揮発性メモリのデータを揮発性メモリへ転送させる際は、エラー訂正を行い、信頼性の向上を図る。これら複数のチップからなる情報処理システムを、各チップが相互に積層して配置され、貫通ビアによって配線された情報処理システム・モジュールとして構成する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)