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1. WO2010134141 - 半導体記憶装置

公開番号 WO/2010/134141
公開日 25.11.2010
国際出願番号 PCT/JP2009/005886
国際出願日 05.11.2009
IPC
G11C 16/02 2006.01
G物理学
11情報記憶
C静的記憶
16消去可能でプログラム可能なリードオンリメモリ
02電気的にプログラム可能なもの
G11C 16/04 2006.01
G物理学
11情報記憶
C静的記憶
16消去可能でプログラム可能なリードオンリメモリ
02電気的にプログラム可能なもの
04閾値が可変なトランジスタを用いるもの,例.FAMOS
G11C 16/06 2006.01
G物理学
11情報記憶
C静的記憶
16消去可能でプログラム可能なリードオンリメモリ
02電気的にプログラム可能なもの
06周辺回路,例.メモリへの書込み用
CPC
G11C 16/10
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
10Programming or data input circuits
G11C 16/30
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
30Power supply circuits
G11C 16/3404
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
3404Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
出願人
  • パナソニック株式会社 PANASONIC CORPORATION [JP]/[JP] (AllExceptUS)
  • 諏訪仁史 SUWA, Hitoshi (UsOnly)
  • 圓山敬史 MARUYAMA, Takafumi (UsOnly)
  • 小野貴史 ONO, Takashi (UsOnly)
  • 新田忠司 NITTA, Tadashi (UsOnly)
  • 西川和予 NISHIKAWA, Kazuyo (UsOnly)
  • 上南雅裕 UEMINAMI, Masahiro (UsOnly)
発明者
  • 諏訪仁史 SUWA, Hitoshi
  • 圓山敬史 MARUYAMA, Takafumi
  • 小野貴史 ONO, Takashi
  • 新田忠司 NITTA, Tadashi
  • 西川和予 NISHIKAWA, Kazuyo
  • 上南雅裕 UEMINAMI, Masahiro
代理人
  • 前田弘 MAEDA, Hiroshi
優先権情報
2009-12064119.05.2009JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR MEMORY DEVICE
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS
(JA) 半導体記憶装置
要約
(EN)
Disclosed is a semiconductor integrated circuit, wherein a write voltage generation circuit (107) receives the output voltage of a voltage boost circuit (108), and generates a write voltage for memory cells. When the write voltage is low, a bit number adjusting circuit (112) increases the number of write bits written to the memory cells. If the write voltage for the memory cells becomes high, the bit number adjusting circuit (112) reduces the number of write bits written to the memory cells. The current feeding capability of the voltage boost circuit can be used effectively, while the area of the voltage boost circuit can be reduced and the write time sped up.
(FR)
La présente invention se rapporte à un circuit intégré semi-conducteur dans lequel un circuit de génération de tension d'écriture (107) reçoit la tension de sortie d'un circuit de surtension (108) et génère une tension d'écriture pour des cellules de mémoire. Quand la tension d'écriture est basse, un circuit d'ajustement du nombre de bits (112) augmente le nombre de bits d'écriture écrits dans les cellules de mémoire. Si la tension d'écriture pour les cellules de mémoire devient élevée, le circuit d'ajustement du nombre de bits (112) réduit le nombre de bits d'écriture écrits dans les cellules de mémoire. La capacité de fourniture de courant du circuit de surtension peut être utilisée de façon efficace tandis que la surface du circuit de surtension peut être réduite et que la vitesse d'écriture peut être accélérée.
(JA)
 半導体集積回路において、書き込み電圧生成回路107は、昇圧回路108の出力電圧を受け、メモリセルへの書き込み電圧を生成する。この書き込み電圧が低い場合には、ビット数調整回路112により、メモリセルの書き込みビット数を増加させて書き込む。一方、前記メモリセルへの書き込み電圧が高くなれば、ビット数調整回路112により、メモリセルの書き込みビット数を減少させて書き込む。昇圧回路の電流供給能力が有効に活用されながら、昇圧回路の面積削減及び書き込み時間の高速化が図られる。
国際事務局に記録されている最新の書誌情報