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1. WO2010131528 - 受信装置および復調方法

公開番号 WO/2010/131528
公開日 18.11.2010
国際出願番号 PCT/JP2010/055814
国際出願日 31.03.2010
IPC
H04L 7/02 2006.01
H電気
04電気通信技術
Lデジタル情報の伝送,例.電信通信
7受信機を送信機と同期させるための配置
02特殊な同期情報を含まない受信符号信号による速度または位相の制御
H03L 7/08 2006.01
H電気
03基本電子回路
L電子的振動またはパルス発生器の自動制御,起動,同期または安定化
7周波数または位相の自動制御;同期
06周波数または位相ロックループに加えられる基準信号を用いるもの
08位相ロックループの細部
H03L 7/24 2006.01
H電気
03基本電子回路
L電子的振動またはパルス発生器の自動制御,起動,同期または安定化
7周波数または位相の自動制御;同期
24基準信号が発生器に直接加えられるもの
CPC
H03L 7/0816
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7Automatic control of frequency or phase; Synchronisation
06using a reference signal applied to a frequency- or phase-locked loop
08Details of the phase-locked loop
081provided with an additional controlled phase shifter
0812and where no voltage or current controlled oscillator is used
0816the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
H04L 7/0029
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
7Arrangements for synchronising receiver with transmitter
0016correction of synchronization errors
002correction by interpolation
0029interpolation of received data signal
H04L 7/0037
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
7Arrangements for synchronising receiver with transmitter
0016correction of synchronization errors
0033Correction by delay
0037Delay of clock signal
H04L 7/033
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
7Arrangements for synchronising receiver with transmitter
02Speed or phase control by the received code signals, the signals containing no special synchronisation information
033using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
出願人
  • 日本電気株式会社 NEC CORPORATION [JP]/[JP] (AllExceptUS)
  • 野口 栄実 NOGUCHI, Hidemi [JP]/[JP] (UsOnly)
  • 安部 淳一 ABE, Junichi [JP]/[JP] (UsOnly)
  • 山瀬 知行 YAMASE, Tomoyuki [JP]/[JP] (UsOnly)
  • 天宮 泰 AMAMIYA, Yasushi [JP]/[JP] (UsOnly)
発明者
  • 野口 栄実 NOGUCHI, Hidemi
  • 安部 淳一 ABE, Junichi
  • 山瀬 知行 YAMASE, Tomoyuki
  • 天宮 泰 AMAMIYA, Yasushi
代理人
  • 宮崎 昭夫 MIYAZAKI, Teruo
優先権情報
2009-11450311.05.2009JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) RECEIVING DEVICE AND DEMODULATION METHOD
(FR) DISPOSITIF DE RÉCEPTION ET PROCÉDÉ DE DÉMODULATION
(JA) 受信装置および復調方法
要約
(EN)
Disclosed is a receiving device with which increases in circuit areas and cost, which are required for appropriate sampling, can be prevented. An A/D converter (2) converts a coherent signal serving as an analog signal into a digital signal by sampling in synchronization with a sampling clock signal. A DSP (3) demodulates the digital signal converted by the A/D converter (2), and calculates a phase of the sampling clock signal at which the error rate of the digital signal is minimized on the basis of the demodulated digital signal. A sampling clock extracting circuit (4) extracts a clock signal at the symbol rate of the coherent signal from the coherent signal. A phase adjusting circuit (5) adjusts the phase of the clock signal extracted by the sampling clock extracting circuit (4) to the phase calculated by the DSP (3), and generates the clock signal of which phase was adjusted as the sampling clock signal.
(FR)
L'invention porte sur un dispositif de réception avec lequel des augmentations de superficie de circuit et de coût, qui sont requises pour un échantillonnage approprié, peuvent être empêchées. Un convertisseur A/N (2) convertit un signal cohérent servant de signal analogique en un signal numérique par échantillonnage en synchronisme avec un signal d'horloge d'échantillonnage. Un processeur de signal numérique (DSP) (3) démodule le signal numérique converti par le convertisseur A/N (2), et calcule une phase du signal d'horloge d'échantillonnage au niveau de laquelle le taux d'erreur du signal numérique est minimisé sur la base du signal numérique démodulé. Un circuit d'extraction d'horloge d'échantillonnage (4) extrait un signal d'horloge à la fréquence de symbole du signal cohérent à partir du signal cohérent. Un circuit d'ajustement de phase (5) ajuste la phase du signal d'horloge extrait par le circuit d'extraction d'horloge d'échantillonnage (4) à la phase calculée par le DSP (3), et génère le signal d'horloge dont la phase a été ajustée en tant que signal d'horloge d'échantillonnage.
(JA)
 適切なサンプリングを行うためには、回路面積およびコストが増大するという問題を解決する受信装置を提供する。 A/D変換器2は、アナログ信号であるコヒーレント信号を、サンプリング・クロック信号に同期してサンプリングすることでデジタル信号に変換する。DSP3は、A/D変換器2が変換したデジタル信号を復調し、その復調したデジタル信号に基づいて、デジタル信号の誤り率が最小となるサンプリング・クロック信号の位相を算出する。サンプリング・クロック抽出回路4は、コヒーレント信号から、コヒーレント信号のシンボル・レートのクロック信号を抽出する。位相調整回路5は、サンプリング・クロック抽出回路4が抽出したクロック信号の位相を、DSP3が算出した位相に調整し、その位相を調整したクロック信号をサンプリング・クロック信号として生成する。
国際事務局に記録されている最新の書誌情報