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1. WO2010125619 - 半導体集積回路チップおよびそのレイアウト方法

公開番号 WO/2010/125619
公開日 04.11.2010
国際出願番号 PCT/JP2009/005706
国際出願日 28.10.2009
IPC
H01L 21/822 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
H01L 21/82 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
H01L 27/04 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
CPC
H01L 2224/02379
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2224Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
02Bonding areas; Manufacturing methods related thereto
023Redistribution layers [RDL] for bonding areas
0237Disposition of the redistribution layers
02379Fan-out arrangement
H01L 2224/06155
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2224Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
02Bonding areas; Manufacturing methods related thereto
04Structure, shape, material or disposition of the bonding areas prior to the connecting process
06of a plurality of bonding areas
061Disposition
0612Layout
0615Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
06154covering only portions of the surface to be connected
06155Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
H01L 23/50
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements
50for integrated circuit devices, ; e.g. power bus, number of leads
H01L 23/5286
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
52Arrangements for conducting electric current within the device in operation from one component to another ; , i.e. interconnections, e.g. wires, lead frames
522including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
528Geometry or; layout of the interconnection structure
5286Arrangements of power or ground buses
H01L 24/06
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
24Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
02Bonding areas
04Structure, shape, material or disposition of the bonding areas prior to the connecting process
06of a plurality of bonding areas
H01L 27/0207
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
0203Particular design considerations for integrated circuits
0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
出願人
  • パナソニック株式会社 PANASONIC CORPORATION [JP]/[JP] (AllExceptUS)
  • 宇佐美志郎 USAMI, Shiro (UsOnly)
発明者
  • 宇佐美志郎 USAMI, Shiro
代理人
  • 前田弘 MAEDA, Hiroshi
優先権情報
2009-10822027.04.2009JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR INTEGRATED CIRCUIT CHIP AND LAYOUT METHOD THEREOF
(FR) PUCE DE CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR ET PROCÉDÉ D'AGENCEMENT ASSOCIÉ
(JA) 半導体集積回路チップおよびそのレイアウト方法
要約
(EN)
Provided is a semiconductor integrated circuit chip mounted on a substrate by flip-chip bonding, wherein an IO cell is not arranged and a saved region is effectively used.  A semiconductor integrated circuit chip (1) is provided with: a plurality of electrode pads (10); a corner section (15a) on a flat circumference of an internal layer; a first linear region (15b) adjacent to one side of the corner section; a second linear region (15c) adjacent to other side of the corner section; and a third linear region (15d), which is on the opposite side to the corner section and is adjacent to the first linear region.  A circuit core arranging region (18) is arranged at least on the corner section or on the first linear region, and in the second and the third linear regions, a plurality of IO cells (11) respectively connected to the electrode pads are arranged.  The IO cells in the second linear region are respectively connected to the electrode pads, which are arranged inward within (n) rows and (n) columns from the corner section of the chip, i.e., an upper section of the corner section.
(FR)
L'invention concerne une puce de circuit intégré semi-conducteur montée sur un substrat par connexion par billes, une cellule IO n'étant pas prévue, et une région sauvegardée étant utilisée de manière efficace. Une puce de circuit intégré semi-conducteur (1) comprend : une pluralité de pastilles d'électrode (10) ; une section d'angle (15a) sur une circonférence plate d'une couche intérieure ; une première région linéaire (15b) adjacente à un côté de la section d'angle ; une deuxième région linéaire (15c) adjacente à l'autre côté de la section d'angle ; et une troisième région linéaire (15d) sur le côté opposé à la section d'angle et adjacente à la première région linéaire. Une région d'agencement de noyau de circuit (18) est disposée au moins sur la section d'angle ou sur la première région linéaire, et dans la deuxième et la troisième région linéaire, une pluralité de cellules IO (11) raccordées, respectivement, aux pastilles d'électrode est prévue. Les cellules IO dans la deuxième région linéaire sont raccordées, respectivement, aux pastilles d'électrode disposées vers l'intérieur dans (n) rangées et (n) colonnes depuis la section d'angle de la puce, c'est-à-dire une section supérieure de la section d'angle.
(JA)
 フリップチップ接合により基板に実装される半導体集積回路チップについてIOセルが配置されずに空いた領域を有効利用する。半導体集積回路チップ(1)は、複数の電極パッド(10)と、内部層の平面周縁のコーナー部(15a)と、コーナー部の1辺に隣接した第1の直線領域(15b)と、コーナー部の他の1辺に隣接した第2の直線領域(15c)と、第1の直線領域の、コーナー部と反対側に隣接した第3の直線領域(15d)を備えている。コーナー部と第1の直線領域のうちの少なくとも一部には回路コア配置領域(18)が配置され、第2および第3の直線領域には複数の電極パッドとそれぞれ接続される複数のIOセル(11)が配置され、第2の直線領域の複数のIOセルはコーナー部の上部である当該チップのコーナー部から内方にn行×n列内の複数の電極パッドとそれぞれ接続されている。
国際事務局に記録されている最新の書誌情報