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1. WO2010064706 - 半導体装置

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明 細 書

発明の名称 半導体装置

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008  

先行技術文献

特許文献

0009  

発明の概要

0010   0011   0012   0013   0014  

図面の簡単な説明

0015  

発明を実施するための形態

0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18  

図面

1   2   3   4   5   6   7   8  

明 細 書

発明の名称 : 半導体装置

技術分野

[0001]
 本発明は、半導体装置に関し、特に電界効果トランジスタに関する。

背景技術

[0002]
 AlGaN/GaNを用いたMIS型電界効果トランジスタ構造において、エンハンスメントモードかつゲートリーク電流を低減でき、p型ベース層を有するMIS型電界効果トランジスタ構造の半導体装置が報告されている。例えば、特許第4041075号公報(対応米国出願US2005189559(A1)、US2006138454(A1))にn-AlGaN/GaN上にp-GaNベース層を有するMIS型電界効果トランジスタ構造の半導体装置が開示されている。
[0003]
 図1は、特許第4041075号公報のMIS型電界効果トランジスタの構成を示す断面図である。図1に示すように、MIS型電界効果トランジスタは、i-GaNチャネル層101、n-AlGaNバリア層102、p-GaNベース層103、ゲート絶縁膜104、ソース電極105、ドレイン電極106、ゲート電極107を有する。更に、フィールド絶縁膜108、フィールドプレート電極109、110を有する。p-GaNベース層103は、n-AlGaNバリア層102のシート不純物濃度以上のシート不純物濃度を有するように形成される。これにより、2DEG(2次元電子ガス)チャネルが空乏化され、閾値電圧を正、すなわちエンハンスメントモードが実現されると記載されている。また、それと同時に、半導体とゲート電極107との間に絶縁膜(ゲート絶縁膜104)が挿入されたMIS型電界効果トランジスタ構造を採用することにより、ゲートリーク電流が低減できると記載されている。
[0004]
 しかしながら、図1のMIS型電界効果トランジスタ構造では、ゲート電圧を正側に印加しても、ある一定電圧に達するまではp-GaNベース層103の空乏化が生じるのみでi-GaNチャネル層101の電子濃度の制御には寄与しない。そのため、オン状態にするために高い電圧が必要であり、高速動作が困難であるという問題がある。特に、ゲート電極107とp-GaNベース層103との間には絶縁膜(ゲート絶縁膜104)が介在しているため、ゲート電極107はp-GaNベース層103に直接電圧を印加することができない。そのため、i-GaNチャネル層101の完全空乏化のためには非常に高いゲート電圧を印加する必要がある。
[0005]
 また、図1のMIS型電界効果トランジスタ構造では、フィールドプレート電極109、110を形成することによって高ドレイン耐圧が実現できる。しかし、オン状態にするために高いゲート電圧をゲート電極107に印加した場合、そのゲート電圧は全てゲート電極107端のゲート絶縁膜104とn-AlGaNバリア層102に加わってしまう。そのため、素子の耐圧がドレイン電圧ではなくゲート電圧で規定されてしまうという問題がある。
[0006]
 関連する技術として、特開2002-16087号公報(対応米国出願US2002017696(A1))に、半導体装置が開示されている。この半導体装置は、第1の電子障壁層と、この上に直接またはスペーサ層を介して形成された第2の電子障壁層と、さらにこの上に形成されたショットキ電極とを備える。この半導体装置は、第2の電子障壁層中、第1の電子障壁層側に負のピエゾ電荷が誘起され、ショットキ電極側に正のピエゾ電荷が誘起される。
[0007]
 また、特開2007-109830号公報に、電界効果トランジスタが開示されている。この電界効果トランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、チャネルの形成される第1の半導体層とを有する。この電界効果トランジスタは、前記ゲート電極と、前記第1の半導体層との間に、前記チャネルのキャリアの最低エネルギーを上昇させる電界発生層を設けている。
[0008]
 また、国際公開WO2006/001369号公報(対応米国出願US2007158692(A1))に、半導体装置が開示されている。この半導体装置は、III-V族窒化物半導体からなり、ゲート電極と半導体層の間に絶縁膜を具備する電界効果トランジスタである。この半導体装置は、該ゲート電極と半導体層の間に配された絶縁膜の厚さが二段階以上に変化する。

先行技術文献

特許文献

[0009]
特許文献1 : 特許第4041075号公報
特許文献2 : 特開2002-16087号公報
特許文献3 : 特開2007-109830号公報
特許文献4 : 国際公開WO2006/001369号公報

発明の概要

[0010]
 本発明は上記事情に鑑みなされたものであり、正ではあるが実用的なゲート電圧でオンし、高速動作が可能なMIS型電界効果トランジスタ構造を有する半導体装置を提供することにある。
[0011]
 本発明の半導体装置は、下地層と、電子供給層と、2次元電子ガス解消層と、第1の絶縁膜とゲート電極とを備える。ここで、電子供給層は、下地層の上に形成されている。2次元電子ガス解消層は、電子供給層の上に直接またはスペーサ層を介して形成されている。第1の絶縁膜は、2次元電子ガス解消層の上に形成されている。ゲート電極は、第1の絶縁膜の上に形成されている。そして、下地層、電子供給層および2次元電子ガス解消層が、いずれも(0001)面から任意の方向に10°までの範囲で傾斜した面を主面とするウルツ鉱型のIII族窒化物半導体層である。2次元電子ガス解消層が圧縮歪みを有する。
[0012]
 また、本発明の半導体装置は、下地層と、電子供給層と、2次元電子ガス解消層と、第1の絶縁膜とゲート電極とを備える。ここで、電子供給層は、下地層の上に形成されている。2次元電子ガス解消層は、電子供給層の上に直接またはスペーサ層を介して形成されている。第1の絶縁膜は、2次元電子ガス解消層の上に形成されている。ゲート電極は、第1の絶縁膜の上に形成されている。そして、下地層、電子供給層および2次元電子ガス解消層が、いずれも(0001)面から任意の方向に10°までの範囲で傾斜した面を主面とするウルツ鉱型のIII族窒化物半導体層である。厚み方向と垂直な水平面内の格子定数の物性値の平均値を平均格子定数と定義したとき、2次元電子ガス解消層の平均格子定数が、下地層の平均格子定数よりも大きい。
[0013]
 ただし、本明細書や請求の範囲においてIII族窒化物半導体の結晶における(0001)面は以下の通りである。図8は、III族窒化物半導体の結晶格子を示す概略図である。図中、白丸はIII族元素を示し、黒丸はN元素を示す。本明細書や請求の範囲において、III族窒化物半導体の結晶における(0001)面は、図8に示す結晶格子の配置における斜線を付した面をいう。
[0014]
 本発明により、正ではあるが実用的なゲート電圧でオンし、高速動作が可能なMIS型電界効果トランジスタ構造を有する半導体装置を提供することができる。

図面の簡単な説明

[0015]
[図1] 図1は、特許第4041075号公報のMIS型電界効果トランジスタの構成を示す断面図である。
[図2] 図2は、本発明の第1の実施の形態に係る半導体装置の構成を示す断面図である。
[図3] 図3は、本発明の第2の実施の形態に係る半導体装置の構成を示す断面図である。
[図4] 図4は、本発明の第3の実施の形態に係る半導体装置の構成を示す断面図である。
[図5] 図5は、本発明の第4の実施の形態に係る半導体装置の構成を示す断面図である。
[図6] 図6は、本発明の第5の実施の形態に係る半導体装置の構成を示す断面図である。
[図7] 図7は、本発明の第6の実施の形態に係る半導体装置の構成を示す断面図である。
[図8] 図8は、III族窒化物半導体の結晶格子を示す概略図である。

発明を実施するための形態

[0016]
 以下、添付図面を参照して、本発明の半導体装置について説明する。
[0017]
 本発明の半導体装置は、下地層(例示:電子走行層を含む層、または、電子走行層およびバッファ層を含む層)と、電子供給層と、2次元電子ガス解消層と、第1の絶縁膜とゲート電極とを備える。ここで、電子供給層は、下地層の上に形成されている。2次元電子ガス解消層は、電子供給層の上に直接またはスペーサ層を介して形成されている。第1の絶縁膜は、2次元電子ガス解消層の上に形成されている。ゲート電極は、第1の絶縁膜の上に形成されている。下地層、電子供給層および2次元電子ガス解消層が、いずれも(0001)面から任意の方向に10°までの範囲で傾斜した面を主面とするウルツ鉱型のIII族窒化物半導体層である。そして、2次元電子ガス解消層が圧縮歪みを有する、または、厚み方向と垂直な水平面内の格子定数の物性値の平均値を平均格子定数と定義したとき、2次元電子ガス解消層の平均格子定数が下地層の平均格子定数よりも大きい。
[0018]
 一般に、格子定数の異なるIII-V族半導体層を積層した場合、半導体層に内部歪みが発生し、この内部歪みに起因するピエゾ効果により、層中に内部電界が生じることが知られている。例えばIII族窒化物半導体からなる厚膜下地層の(0001)面上に、これより格子定数の大きな材料を積層した場合、層厚が格子不整による転移の発生する臨界厚み以下ならば、この層には弾性的に圧縮歪みが残存する。この歪みによるピエゾ効果により、基板から表面側に向かう内部電界が生じる。逆に、格子定数が小さな材料を積層した場合、この層には引っ張り歪みが残存し、内部電界の方向は逆になる。本発明は、このようなピエゾ効果を利用することにより、伝導帯を真空準位側へ持ち上げるものである。
[0019]
 本発明における電子供給層は、電子走行層に電子を供給するために設けられる。2次元電子ガス解消層は電子供給層側の界面に負電荷を誘起し、伝導帯を真空準位側に持ち上げエンハンスメントモードを実現するために設けられる。2次元電子ガス解消層は、電子供給層上に直接形成することが好ましいが、たとえば10nm以下のスペーサ層を介して形成してもよい。
[0020]
 本発明において、下地層は、半導体装置を構成する各半導体層のうちの最も厚みの厚い層である拘束層を含む層をいう。その拘束層は、他の半導体層の結晶系を拘束する層をいう。この拘束層を基準として他の半導体層の歪みモードが決定する。すなわち、下地層の拘束層よりも格子定数の小さい層には引っ張り歪み、下地層の拘束層よりも格子定数の大きい層には圧縮歪みが発生する。下地層は、電子走行層を含む層、または、電子走行層およびバッファ層を含む層に例示される(後述)。その場合、拘束層は、電子走行層、または、バッファ層に例示される。
[0021]
 下地層の上部に、その拘束層と異なる格子定数の半導体層を形成した場合、臨界膜厚以上の厚みとすると、半導体層中に転位が発生して格子緩和を起こす。したがって、ピエゾ分極を充分に発生させ、本発明の効果を顕著にするためには、半導体層の厚みを臨界膜厚以下とすることが望ましい。しかしながら、一般に格子緩和は不完全に進行し、臨界膜厚を超えた場合でも一定の格子歪が残存する。したがって、本発明においては、一定のピエゾ効果が得られる範囲内であれば臨界膜厚を超えた膜厚を採用することもできる。
[0022]
 上記のように、電子供給層および2次元電子ガス解消層は、臨界膜厚以下であることが望ましいが、下限については特に制限がなく、たとえば数原子オーダーが積層した程度の厚み(10Å(1nm)程度)でもよい。
[0023]
 以下、本発明の実施の形態による半導体装置について、図面を参照して説明する。なお、以下の実施の形態において、素子を構成する各III族窒化物半導体層は、充分なピエゾ効果が発現する観点から、(0001)面を主面とするウルツ鉱型の半導体層とすることが好ましい。但し、所定のピエゾ効果が得られる範囲内で種々の形態をとることもでき、たとえば(0001)面から任意の方向に約55度以内、好ましくは10度以内の角度で傾斜させることができる。
[0024]
 (第1の実施の形態)
 本発明の第1の実施の形態に係る半導体装置の構成について説明する。図2は、本発明の第1の実施の形態に係る半導体装置の構成を示す断面図である。この半導体装置は、MIS型電界効果トランジスタ構造を有する。この半導体装置は、基板1、核形成層2、電子走行層3、電子供給層4、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第2の絶縁膜10、第1の絶縁膜6、ゲート電極7を具備する。
[0025]
 核形成層2は、基板1上に形成されている。電子走行層3は、核形成層2上に形成されている。電子供給層4は、電子走行層3上に形成されている。ソース電極8およびドレイン電極9は、第1の金属からなり、電子供給層4上に互いに離間して形成されている。2次元電子ガス解消層5は、電子供給層4上のソース電極8とドレイン電極9との間の領域に、ソース電極8およびドレイン電極9から離れて形成されている。第2の絶縁膜10は、電子供給層4上のソース電極8と2次元電子ガス解消層5との間の領域に、ソース電極8に接し、2次元電子ガス解消層5から離れて形成されている。更に、第2の絶縁膜10は、電子供給層4上のドレイン電極9と2次元電子ガス解消層5との間の領域に、ドレイン電極9に接し、2次元電子ガス解消層5から離れて形成されている。第1の絶縁膜6は、ソース電極8とドレイン電極9との間の領域にある、第2の絶縁膜10と2次元電子ガス解消層5、および、露出した電子供給層4を覆うように形成されている。ゲート電極7は、第2の金属からなり、電子供給層4上で2次元電子ガス解消層5と第1の絶縁膜6を介した部分、電子供給層4上の第1の絶縁膜6のみを介した部分、電子供給層4上の第1の絶縁膜6と第2の絶縁膜10を介した部分の一部をそれぞれ覆うように形成されている。
[0026]
 基板1は、例えばサファイア、炭化シリコン、シリコンのほか、GaN、AlGaN、AlN等のIII族窒化物半導体を用いることができる。核形成層2は、例えば400~500℃程度の低温で形成された低温バッファ層を用いることができる。この層は、基板1と、その上部に形成されるIII族窒化物半導体層(例示:電子走行層3)との格子不整合による歪みを緩和する役割を果たす。
[0027]
 電子走行層3および電子供給層4はいずれもIII族窒化物半導体材料により構成される。III族窒化物半導体材料とは、Ga、AlおよびInから選択される一または二以上のIII族元素と、N元素とを含む半導体材料である。電子供給層4は、電子走行層3よりも電子親和力の小さい材料により構成する。各層には適宜、不純物を加えることができる。n型不純物としては例えばSi、S、Seなど、p型不純物としては例えばBe、C、Mgなどをそれぞれ添加することが可能である。
[0028]
 本実施の形態では、最も層厚の厚い電子走行層3が下地層の拘束層に相当し、この層を基準として他の半導体層の歪みモードが決定する。すなわち、電子走行層3よりも格子定数の小さい層には引っ張り歪み、格子定数の大きい層には圧縮歪みが発生する。
[0029]
 2次元電子ガス解消層5は、層厚方向と垂直な水平面内に圧縮歪みを有するように形成される。具体的には、2次元電子ガス解消層5の格子定数を電子走行層3の格子定数よりも大きくする。このような構成とすることにより、2次元電子ガス解消層5中に、圧縮歪み由来のピエゾ分極が発生し、電子供給層4側の界面に負電荷が蓄積することから伝導帯が真空準位側に持ち上げられエンハンスメントモードとすることができる。
[0030]
 本実施の形態における各半導体層を構成する具体的材料は、種々のものを用いることができる。たとえば、電子走行層3をGaNおよび電子供給層4をAlGaN、2次元電子ガス解消層5をInGaNにより構成することができる。たとえば下地層の拘束層となる電子走行層3をGaNにより構成した場合、2次元電子ガス解消層5を(In Al 1-xGa 1-yN(0.164≦x≦1、0≦y<1)により構成すれば、2次元電子ガス解消層5中に圧縮歪みが生じ、ピエゾ効果により電子供給層4側の界面に負電荷が蓄積する。それにより、伝導帯が真空準位側に持ち上げる作用が発現する。
[0031]
 本発明では、p型ドープによらず、圧縮歪を受けた2次元電子ガス解消層5のピエゾ効果によりエンハンスメントモード化している。ドーピングにより形成された電荷はゲート電圧により変動し空乏領域が変化する。そのため、p型ドープによりエンハンスメントモード化した場合は、ゲート電圧を変化させても、p型層が完全空乏化するまでは、p型層よりゲート電極から遠い半導体の伝導帯を変化させることができない。すなわち、p型層が完全空乏化できるゲート電圧に達するまで、チャネル層に形成された二次元電子ガスを変調することができない。それに対し、ピエゾ効果により誘起された電荷はゲート電圧により変動しない。そのため、ピエゾ効果によりエンハンスメントモード化した場合は、小さなゲート電圧でも、チャネル層に形成された二次元電子ガスを変調することができる。すなわち、実用的なゲート電圧(例えば+10V)でもオン状態にすることができる。同時に、応答速度も速くすることができることから、高速動作が可能となる。
[0032]
 (実施例1)
 本実施の形態の半導体装置における実施例1としての電界効果トランジスタについて、図2を参照して説明する。
[0033]
 まず、実施例1の電界効果トランジスタの構成について説明する。この電界効果トランジスタは、基板1、核形成層2、電子走行層3、電子供給層4、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第2の絶縁膜10、第1の絶縁膜6、ゲート電極7を具備する。これらの位置関係は、上記の通りである。
[0034]
 基板1は、c面((0001)面)サファイア基板である。核形成層2は、AlN層である。電子走行層3は、GaN層である。電子供給層4は、AlGaN層((Al組成比0.2、Si添加)である。ソース電極8およびドレイン電極9は、第1の金属としてのTi/Al層である。2次元電子ガス解消層5は、InGaN層(In組成比0.1)である。第2の絶縁膜10は、SiN層である。第1の絶縁膜6は、Al 層である。ゲート電極7は、第2の金属としてのNi/Au層である。
[0035]
 次に、実施例1の電界効果トランジスタの製造方法について説明する。基板1としてのc面サファイア基板上に、核形成層2としてAlN低温成長層(膜厚20nm)、電子走行層3としてGaN動作層(膜厚1500nm)、電子供給層4としてAlGaN電子供給層(Al組成比0.2、膜厚20nm、Si添加量2×10 17cm -3)、2次元電子ガス解消層5としてInGaN層(In組成比0.1、膜厚10nm)を有機金属気相エピタキシャル(MOVPE:Metal-Organic Vapor Phase Epitaxy)法により形成する。ここで、電子供給層の不純物濃度が、p型、n型共に1×10 17cm -3以下であり、2次元電子ガス解消層の不純物濃度が、p型、n型共に1×10 17cm -3以下であることが望ましい。MOVPE法による成長温度は、以下のようにする。
 核形成層2(AlN層):400~500℃(例えば450℃)。
 電子走行層3(GaN層):1000~1050℃(例えば1030℃)。
 電子供給層4(AlGaN層):1040~1100℃(例えば1080℃)。
 2次元電子ガス解消層5(InGaN層):800~900℃(例えば840℃)。
[0036]
 次いで、フォトレジストを塗布し、露光、現像により開口部を設けた後、BCl とSF を混合したガスを用いたドライエッチング(ICP(Inductively Coupled Plasma)法)により2次元電子ガス解消層5の一部を除去する。さらに、第1の金属としてTi/Al層(Ti層の膜厚10nm、Al層の膜厚200nm)を電子銃蒸着により形成し、リフトオフの後、ランプアニール(650℃、30秒)することでソース電極8、ドレイン電極9を形成する。その後、第2の絶縁膜10としてSiN膜(膜厚100nm)をP-CVD(Plasma-Chemical Vapor Deposition)法により成膜する。その後、フォトレジストを塗布し、露光、現像により開口部を設けた後、第1の絶縁膜6としてAl 膜(膜厚15nm)をALD(Atomic Layer Deposition)法により成膜する。次に、第2の金属としてNi/Au層(Ni層の膜厚10nm、Au層の膜厚200nm)を電子銃蒸着により形成し、リフトオフすることによりゲート電極7を形成する。以上の製造工程を経て、電界効果トランジスタが製造される。
[0037]
 本実施例の電界効果トランジスタは、2次元電子ガス解消層5に圧縮歪み、電子供給層4に引っ張り歪みが残存する。このため、ピエゾ効果により、2次元電子ガス解消層5中の電子供給層4と接する側、および、電子供給層4中の2次元電子ガス解消層5と接する側に負電荷が誘起される。すなわち、これらの層の界面の伝導帯を真空準位側へ押し上げる方向に電界が発生する。この結果、2次元電子ガス解消層5が残存している領域のみ、ゲート電圧を印加していないときに二次元電子ガスが形成されずノーマリーオフ、すなわちエンハンスメントモードが実現できる。エンハンスメントモードを実現するためにドーパントを用いていないため、実用的なゲート電圧(例えば+10V)でもオン状態にすることができると同時に、応答速度も速くすることができる。それにより、電界効果トランジスタの高速動作が可能となる。
[0038]
 更に、本実施例では2次元電子ガス解消層5と第1の絶縁膜6を介した部分の閾値がもっとも浅く、第1の絶縁膜6のみを介した部分、第1の絶縁膜6と第2の絶縁膜10を介した部分の順で閾値が深くなり、ゲート電位の伝達率が低くなる。それにより、ゲート電極7近傍の電界集中が抑制されゲート耐圧、ドレイン耐圧が向上する。
[0039]
 なお、本実施例では基板1としてサファイアを用いたが、炭化シリコンなど他の任意の基板を用いることができる。更に、本実施例ではサファイア基板のc面((0001)面)を用いたが、III族窒化物半導体がc軸配向またはc軸から任意の方向に約55度までの傾斜を持った配向で成長し、ピエゾ効果が実施の形態と同じ向きに発生する面であれば良い。例えば、サファイアc面基板の他に、c面から任意の方向に傾斜を持たせた基板などを用いることができる。ただし、サファイアc面やa面から傾斜を持たせた基板を用いる場合、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に10度以内の傾斜とすることが好ましい。
[0040]
 同様に、本実施例では電子走行層3としてGaNを用いたが、他のIII族窒化物半導体材料を適宜用いることができる。
[0041]
 同様に、各層の膜厚に関しても、所望の厚さとすることができるが、転位が発生する臨界膜厚以下とすることが好ましい。
[0042]
 なお、本実施例ではGaN電子走行層3中に不純物は添加していない。これは、GaN電子走行層3中に不純物を添加した場合、クーロン散乱の影響で移動度が低下するためである。ただし、移動度の低下よりも電子濃度の増加を優先するなど目的に応じて、n型不純物として、例えばSi、S、Seなどを添加することができる。また、p型不純物としては、例えばBe、Cなどを添加することも可能である。
[0043]
 また、本実施例ではソース電極8、ドレイン電極9としてTi/Alを用いている。ただし、ソース電極8およびドレイン電極9は、本実施例では電子供給層4であるGaNとオーミック接触する金属であればよく、例えばW、Mo、Si、Ti、Nb、Pt、Al、Au等の金属を用いることができ、それら金属を積層して複数層とした構造とすることもできる。
[0044]
 また、本実施例ではゲート電極7としてNi/Auを用いている。ただし、ゲート電極7は絶縁膜(第1の絶縁膜6)とのみ接しているため、絶縁膜と反応しにくい物質で、絶縁膜との密着性の高い物質であればよく、例えばW、Ni、Mo、Si、Ti、Pt、Al、Au等を用いることができ、それら物質を混合および積層して複数層とした構造とすることもできる。
[0045]
 また、本実施例では第1の絶縁膜6としてAl を用いている。ただし、第1の絶縁膜6はSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上からなる物質とすることができる。また、複数の層から構成することも可能である。
[0046]
 同様に、本実施例では第2の絶縁膜10としてSiNを用いている。ただし、第2の絶縁膜10はSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上からなる物質とすることができる。また、複数の層から構成することも可能である。
[0047]
 (第2の実施の形態)
 本発明の第2の実施の形態に係る半導体装置の構成について説明する。図3は、本発明の第2の実施の形態に係る半導体装置の構成を示す断面図である。この半導体装置は、MIS型電界効果トランジスタ構造を有する。この半導体装置は、基板1、核形成層2、バッファ層11、電子走行層3、電子供給層4、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第2の絶縁膜10、第1の絶縁膜6、ゲート電極7を具備する。
[0048]
 本実施の形態に係る半導体装置は、核形成層2と電子走行層3との間にバッファ層11が設けられている点、および、各半導体層の中でそのバッファ層11の層厚が最も厚い点が、第1の実施の形態と異なる。すなわち、まず、核形成層2は、基板1上に形成されている。バッファ層11は、核形成層2上に形成されている。電子走行層3は、バッファ層11上に形成されている。電子供給層4は、電子走行層3上に形成されている。ソース電極8およびドレイン電極9は、第1の金属からなり、電子供給層4上に互いに離間して形成されている。2次元電子ガス解消層5は、電子供給層4上のソース電極8とドレイン電極9との間の領域に、ソース電極8およびドレイン電極9から離れて形成されている。第2の絶縁膜10は、電子供給層4上のソース電極8と2次元電子ガス解消層5との間の領域に、ソース電極8に接し、2次元電子ガス解消層5から離れて形成されている。更に、第2の絶縁膜10は、電子供給層4上のドレイン電極9と2次元電子ガス解消層5との間の領域に、ドレイン電極9に接し、2次元電子ガス解消層5から離れて形成されている。第1の絶縁膜6は、ソース電極8とドレイン電極9との間の領域にある、第2の絶縁膜10と2次元電子ガス解消層5、および、露出した電子供給層4を覆うように形成されている。ゲート電極7は、第2の金属からなり、電子供給層4上で2次元電子ガス解消層5と第1の絶縁膜6を介した部分、電子供給層4上の第1の絶縁膜6のみを介した部分、電子供給層4上の第1の絶縁膜6と第2の絶縁膜10を介した部分の一部をそれぞれ覆うように形成されている。
[0049]
 基板1は、例えばサファイア、炭化シリコン、シリコンのほか、GaN、AlGaN、AlN等のIII族窒化物半導体を用いることができる。核形成層2は、基板1と、その上部に形成されるIII族窒化物半導体層(例示:バッファ層11)との格子不整合による歪みを緩和する役割を果たす。
[0050]
 バッファ層11、電子走行層3、電子供給層4はいずれもIII族窒化物半導体材料により構成される。III族窒化物半導体材料とは、Ga、AlおよびInから選択される一または二以上のIII族元素と、N元素とを含む半導体材料である。電子供給層4は、電子走行層3よりも電子親和力の小さい材料により構成する。各層には適宜、不純物を加えることができる。n型不純物としては例えばSi、S、Seなど、p型不純物としては例えばBe、C、Mgなどを添加することが可能である。
[0051]
 本実施形態では、最も層厚の厚いバッファ層11が下地層の拘束層に相当し、この層を基準として他の半導体層の歪みモードが決定する。すなわち、バッファ層11よりも格子定数の小さい層には引っ張り歪み、格子定数の大きい層には圧縮歪みが発生する。
[0052]
 2次元電子ガス解消層5は、層厚方向と垂直な水平面内に圧縮歪みを有するように形成される。具体的には、2次元電子ガス解消層5の格子定数をバッファ層11の格子定数よりも大きくする。このような構成とすることにより、2次元電子ガス解消層5中に、圧縮歪み由来のピエゾ分極が発生し、電子供給層4側の界面に負電荷が蓄積することから伝導帯が真空準位側に持ち上げられエンハンスメントモードとすることができる。
[0053]
 本実施の形態における各半導体層を構成する具体的材料は、種々のものを用いることができる。たとえば、バッファ層11をAlGaN、電子走行層3をGaNおよび電子供給層4をAlGaN、2次元電子ガス解消層5をGaNにより構成することができる。たとえば下地層の拘束層となるバッファ層11をAl組成比0.2のAlGaNにより構成した場合、2次元電子ガス解消層5を(In Al 1-xGa 1-yN(0.130≦x≦1、0≦y<0.2、もしくは0.2≦y≦1)により構成すれば、2次元電子ガス解消層5中に圧縮歪みが生じ、ピエゾ効果により電子供給層4側の界面に負電荷が蓄積することから伝導帯が真空準位側に持ち上げる作用が発現する。
[0054]
 本発明では、p型ドープによらず、圧縮歪を受けた2次元電子ガス解消層5のピエゾ効果によりエンハンスメントモード化している。ドーピングにより形成された電荷はゲート電圧により変動し空乏領域が変化する。そのため、p型ドープによりエンハンスメントモード化した場合は、ゲート電圧を変化させても、p型層が完全空乏化するまでは、p型層よりゲート電極から遠い半導体の伝導帯を変化させることができない。すなわち、p型層が完全空乏化できるゲート電圧に達するまで、チャネル層に形成された二次元電子ガスを変調することができない。それに対し、ピエゾ効果により誘起された電荷はゲート電圧により変動しない。そのため、ピエゾ効果によりエンハンスメントモード化した場合は、小さなゲート電圧でも、チャネル層に形成された二次元電子ガスを変調することができる。すなわち、実用的なゲート電圧(例えば+10V)でもオン状態にすることができる。同時に、応答速度も速くすることができることから、高速動作が可能となる。
[0055]
 (実施例2)
 本実施の形態の半導体装置における実施例2としての電界効果トランジスタについて、図3を参照して説明する。
[0056]
 まず、実施例2の電界効果トランジスタの構成について説明する。この電界効果トランジスタは、基板1、核形成層2、バッファ層11、電子走行層3、電子供給層4、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第2の絶縁膜10、第1の絶縁膜6、ゲート電極7を具備する。これらの位置関係は、上記の通りである。
[0057]
 基板1は、(111)面シリコン基板である。核形成層2は、AlN層である。バッファ層11は、AlGaN層である。電子走行層3は、GaN層である。電子供給層4は、AlGaN層(Al組成比0.3)である。ソース電極8およびドレイン電極9は、第1の金属としてのTi/Al層である。2次元電子ガス解消層5は、GaN層である。第2の絶縁膜10は、SiN層である。第1の絶縁膜6は、SiN層である。ゲート電極7は、第2の金属としてのNi/Au層である。
[0058]
 次に、実施例2の電界効果トランジスタの製造方法について説明する。基板1としての(111)面シリコン基板上に核形成層2としてAlN層(膜厚200nm)、バッファ層11としてAlGaNバッファ層(Al組成比0.2、膜厚1500nm)、電子走行層3としてGaN動作層(膜厚30nm)、電子供給層4としてAlGaN電子供給層(Al組成比0.3、膜厚20nm)、2次元電子ガス解消層5としてGaN層(膜厚20nm)を有機金属気相エピタキシャル(MOVPE)法により形成する。MOVPE法による成長温度は、以下のようにする。
 核形成層2(AlN層):1040~1100℃(例えば1080℃)。
 バッファ層11(AlGaN層):1040~1100℃(例えば1080℃)。
 電子走行層3(GaN層):1000~1050℃(例えば1030℃)。
 電子供給層4(AlGaN層):1040~1100℃(例えば1080℃)。
 2次元電子ガス解消層5(GaN層):1000~1050℃(例えば1030℃)。
[0059]
 次いで、フォトレジストを塗布し、露光、現像により開口部を設けた後、BCl とSF を混合したガスを用いたドライエッチング(ICP法)により2次元電子ガス解消層5の一部を除去する。さらに、第1の金属としてTi/Al層(Ti層の膜厚10nm、Al層の膜厚200nm)を電子銃蒸着により形成し、リフトオフの後、ランプアニール(650℃、30秒)することでソース電極8、ドレイン電極9を形成する。その後、第2の絶縁膜10としてSiN膜(膜厚100nm)をP-CVD法により成膜する。その後、フォトレジストを塗布し、露光、現像により開口部を設けた後、第1の絶縁膜6としてSiN膜(膜厚15nm)をP-CVD法により成膜する。次に、第2の金属としてNi/Au層(Ni層の膜厚10nm、Au層の膜厚200nm)を電子銃蒸着により形成し、リフトオフすることによりゲート電極7を形成する。以上の製造工程を経て電界効果トランジスタが製造される。
[0060]
 本実施例の電界効果トランジスタは、2次元電子ガス解消層5に圧縮歪み、電子供給層4に引っ張り歪みが残存する。このため、ピエゾ効果により、2次元電子ガス解消層5中の電子供給層4と接する側、および、電子供給層4中の2次元電子ガス解消層5と接する側に負電荷が誘起される。すなわち、これらの層の界面の伝導帯を真空準位側へ押し上げる方向に電界が発生する。この結果、2次元電子ガス解消層5が残存している領域のみ、ゲート電圧を印加していないときに二次元電子ガスが形成されずノーマリーオフ、すなわちエンハンスメントモードが実現できる。エンハンスメントモードを実現するためにドーパントを用いていないため、実用的なゲート電圧(例えば+10V)でもオン状態にすることができると同時に、応答速度も速くすることができる。それにより、電界効果トランジスタの高速動作が可能となる。
[0061]
 更に、本実施例では2次元電子ガス解消層5と第1の絶縁膜6を介した部分の閾値がもっとも浅く、第1の絶縁膜6のみを介した部分、第1の絶縁膜6と第2の絶縁膜10を介した部分の順で閾値が深くなり、ゲート電位の伝達率が低くなる。それにより、ゲート電極7近傍の電界が緩和されゲート耐圧、ドレイン耐圧が向上する。
[0062]
 なお、本実施例では基板1としてシリコンを用いたが、炭化シリコンなど他の任意の基板を用いることができる。更に、本実施例ではシリコン基板の(111)面を用いたが、III族窒化物半導体がc軸配向またはc軸から任意の方向に約55度までの傾斜を持った配向で成長し、ピエゾ効果が実施の形態と同じ向きに発生する面であれば良い。ただし、そのような基板を用いる場合、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に10度以内の傾斜とすることが好ましい。
[0063]
 同様に、本実施例ではバッファ層11としてAl組成比0.2のAlGaNを用いたが、Al組成比や膜厚について任意の値とすることが可能である。また、他のIII族窒化物半導体材料を適宜用いることができる。
[0064]
 同様に、本実施例では電子走行層3としてGaNを用いたが、他のIII族窒化物半導体材料を適宜用いることができる。
[0065]
 同様に各層の膜厚に関しても、所望の厚さとすることができるが、転位が発生する臨界膜厚以下とすることが好ましい。
[0066]
 なお、本実施例ではGaN電子走行層3中に不純物は添加していない。これは、GaN電子走行層3中に不純物を添加した場合、クーロン散乱の影響で移動度が低下するためである。ただし、移動度の低下よりも電子濃度の増加を優先するなど目的に応じて、n型不純物として、例えばSi、S、Seなどを添加することができる。また、p型不純物としては、例えばBe、Cなどを添加することも可能である。
[0067]
 また、本実施例ではソース電極8、ドレイン電極9としてTi/Alを用いている。ただし、ソース電極8およびドレイン電極9は、本実施例では電子供給層4であるGaNとオーミック接触する金属であればよく、例えばW、Mo、Si、Ti、Nb、Pt、Al、Au等の金属を用いることができ、それら金属を積層して複数層とした構造とすることもできる。
[0068]
 また、本実施例ではゲート電極7としてNi/Auを用いている。ただし、ゲート電極7は絶縁膜(第1の絶縁膜6)とのみ接しているため、絶縁膜と反応しにくい物質で、絶縁膜との密着性の高い物質であればよく、例えばW、Ni、Mo、Si、Ti、Pt、Al、Au等を用いることができ、それら物質を混合および積層して複数層とした構造とすることもできる。
[0069]
 また、本実施例では第1の絶縁膜6としてSiNを用いている。ただし、第1の絶縁膜6はSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上からなる物質とすることができる。また、複数の層から構成することも可能である。
[0070]
 同様に、本実施例では第2の絶縁膜10としてSiNを用いている。ただし、第2の絶縁膜10はSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上からなる物質とすることができる。また、複数の層から構成することも可能である。
[0071]
 (第3の実施の形態)
 本発明の第3の実施の形態に係る半導体装置の構成について説明する。図4は、本発明の第3の実施の形態に係る半導体装置の構成を示す断面図である。この半導体装置は、MIS型電界効果トランジスタ構造を有する。この半導体装置は、基板1、核形成層2、電子走行層3、電子供給層4、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第2の絶縁膜10、第1の絶縁膜6、ゲート電極7を具備する。
[0072]
 本実施の形態に係る半導体装置は、第2の絶縁膜10が2次電子ガス解消層5に達している点、および、それゆえ第1の絶縁膜6が電子供給層4に接触していない点が、第1の実施の形態と異なる。すなわち、まず、核形成層2は、基板1上に形成されている。電子走行層3は、核形成層2上に形成されている。電子供給層4は、電子走行層3上に形成されている。ソース電極8およびドレイン電極9は、第1の金属からなり、電子供給層4上に互いに離間して形成されている。2次元電子ガス解消層5は、電子供給層4上のソース電極8とドレイン電極9との間の領域に、ソース電極8およびドレイン電極9から離れて形成されている。第2の絶縁膜10は、電子供給層4上のソース電極8と2次元電子ガス解消層5との間の領域に、ソース電極8および2次元電子ガス解消層5に接して形成されている。更に、第2の絶縁膜10は、電子供給層4上のドレイン電極9と2次元電子ガス解消層5との間の領域に、ドレイン電極9および2次元電子ガス解消層5に接して形成されている。第1の絶縁膜6は、ソース電極8とドレイン電極9との間の領域にある第2の絶縁膜10と2次元電子ガス解消層5とを覆うように形成されている。ゲート電極7は、第2の金属からなり、電子供給層4上で2次元電子ガス解消層5と第1の絶縁膜6を介した部分、電子供給層4上の第1の絶縁膜6と第2の絶縁膜10を介した部分の一部をそれぞれ覆うように形成されている。
[0073]
 基板1は、例えばサファイア、炭化シリコン、シリコンのほか、GaN、AlGaN、AlN等のIII族窒化物半導体を用いることができる。核形成層2は、基板1と、その上部に形成されるIII族窒化物半導体層(例示:電子走行層3)との格子不整合による歪みを緩和する役割を果たす。
[0074]
 電子走行層3および電子供給層4はいずれもIII族窒化物半導体材料により構成される。III族窒化物半導体材料とは、Ga、AlおよびInから選択される一または二以上のIII族元素と、N元素とを含む半導体材料である。電子供給層4は、電子走行層3よりも電子親和力の小さい材料により構成する。各層には適宜、不純物を加えることができる。n型不純物としては例えばSi、S、Seなど、p型不純物としては例えばBe、C、Mgなどを添加することが可能である。
[0075]
 本実施形態では、最も層厚の厚い電子走行層3が下地層の拘束層に相当し、この層を基準として他の半導体層の歪みモードが決定する。すなわち、電子走行層3よりも格子定数の小さい層には引っ張り歪み、格子定数の大きい層には圧縮歪みが発生する。
[0076]
 2次元電子ガス解消層5は、層厚方向と垂直な水平面内に圧縮歪みを有するように形成される。具体的には、2次元電子ガス解消層5の格子定数を電子走行層3の格子定数よりも大きくする。このような構成とすることにより、2次元電子ガス解消層5中に、圧縮歪み由来のピエゾ分極が発生し、電子供給層4側の界面に負電荷が蓄積することから伝導帯が真空準位側に持ち上げられエンハンスメントモードとすることができる。
[0077]
 本実施の形態における各半導体層を構成する具体的材料は、種々のものを用いることができる。たとえば、電子走行層3をGaNおよび電子供給層4をAlGaN、2次元電子ガス解消層5をInGaNにより構成することができる。たとえば下地層の拘束層となる電子走行層3をGaNにより構成した場合、2次元電子ガス解消層5を(In Al 1-xGa 1-yN(0.164≦x≦1、0≦y<1)により構成すれば、2次元電子ガス解消層5中に圧縮歪みが生じ、ピエゾ効果により電子供給層4側の界面に負電荷が蓄積する。それにより、伝導帯が真空準位側に持ち上げる作用が発現する。
[0078]
 本発明では、p型ドープによらず、圧縮歪を受けた2次元電子ガス解消層5のピエゾ効果によりエンハンスメントモード化している。ドーピングにより形成された電荷はゲート電圧により変動し空乏領域が変化する。そのため、p型ドープによりエンハンスメントモード化した場合は、ゲート電圧を変化させても、p型層が完全空乏化するまでは、p型層よりゲート電極から遠い半導体の伝導帯を変化させることができない。すなわち、p型層が完全空乏化できるゲート電圧に達するまで、チャネル層に形成された二次元電子ガスを変調することができない。それに対し、ピエゾ効果により誘起された電荷はゲート電圧により変動しない。そのため、ピエゾ効果によりエンハンスメントモード化した場合は、小さなゲート電圧でも、チャネル層に形成された二次元電子ガスを変調することができる。すなわち、実用的なゲート電圧(例えば+10V)でもオン状態にすることができる。同時に、応答速度も速くすることができることから、高速動作が可能となる。
[0079]
 (実施例3)
 本実施の形態の半導体装置における実施例3としての電界効果トランジスタについて、図4を参照して説明する。
[0080]
 まず、実施例3の電界効果トランジスタの構成について説明する。この電界効果トランジスタは、基板1、核形成層2、電子走行層3、電子供給層4、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第2の絶縁膜10、第1の絶縁膜6、ゲート電極7を具備する。これらの位置関係は、上記の通りである。
[0081]
 基板1は、(0001)Si面の6H炭化シリコン基板である。核形成層2は、AlN層である。電子走行層3は、GaN層である。電子供給層4は、AlGaN層(Al組成比0.25)である。ソース電極8およびドレイン電極9は、第1の金属としてのNb/Al/Nb/Au層である。2次元電子ガス解消層5は、InGaN層(In組成比0.15)である。第2の絶縁膜10は、SiN膜である。第1の絶縁膜6は、Al 膜である。ゲート電極7は、第2の金属としてのNi/Au層である。
[0082]
 次に、実施例3の電界効果トランジスタの製造方法について説明する。基板1としての(0001)Si面の6H炭化シリコン基板上に核形成層2としてAlN層(膜厚50nm)、電子走行層3としてGaN動作層(膜厚1500nm)、電子供給層4としてAlGaN電子供給層(Al組成比0.25、膜厚15nm)、2次元電子ガス解消層5としてInGaN層(In組成比0.15、膜厚10nm)を有機金属気相エピタキシャル(MOVPE)法により形成する。MOVPE法による成長温度は、以下のようにする。
 核形成層層2(AlN層):1040~1100℃(例えば1080℃)。
 電子走行層3(GaN層):1000~1050℃(例えば1030℃)。
 電子供給層4(AlGaN層):1040~1100℃(例えば1080℃)。
 2次元電子ガス解消層5(InGaN層):800~900℃(例えば840℃)。
[0083]
 次いで、フォトレジストを塗布し、露光、現像により開口部を設けた後、BCl とSF を混合したガスを用いたドライエッチング(ICP法)により2次元電子ガス解消層5の一部を除去する。さらに、第1の金属としてNb/Al/Nb/Au層(Nb層の膜厚7nm、Al層の膜厚60nm、Nb層の膜厚35nm、Au層の膜厚50nm)を電子銃蒸着により形成し、リフトオフの後、ランプアニール(850℃、30秒)することでソース電極8、ドレイン電極9を形成する。その後、第2の絶縁膜10としてSiN膜(膜厚100nm)をP-CVD法により成膜する。その後、フォトレジストを塗布し、露光、現像により開口部を設けた後、第1の絶縁膜6としてAl 膜(膜厚15nm)をALD法により成膜する。次に、第2の金属としてNi/Au層(Ni層の膜厚10nm、Au層の膜厚200nm)を電子銃蒸着により形成し、リフトオフすることによりゲート電極7を形成する。以上の製造工程を経て、電界効果トランジスタが製造される。
[0084]
 本実施例の電界効果トランジスタは、2次元電子ガス解消層5に圧縮歪み、電子供給層4に引っ張り歪みが残存する。このため、ピエゾ効果により、2次元電子ガス解消層5中の電子供給層4と接する側、および、電子供給層4中の2次元電子ガス解消層5と接する側に負電荷が誘起される。すなわち、これらの層の界面の伝導帯を真空準位側へ押し上げる方向に電界が発生する。この結果、2次元電子ガス解消層5が残存している領域のみ、ゲート電圧を印加していないときに二次元電子ガスが形成されずノーマリーオフ、すなわちエンハンスメントモードが実現できる。エンハンスメントモードを実現するためにドーパントを用いていないため、実用的なゲート電圧(例えば+10V)でもオン状態にすることができると同時に、応答速度も速くすることができる。それにより、電界効果トランジスタの高速動作が可能となる。
[0085]
 更に、本実施例では2次元電子ガス解消層5と第1の絶縁膜6を介した部分の閾値が浅く、第2の絶縁膜10と第1の絶縁膜6を介した部分の閾値が深くなり、ゲート電位の伝達率が低くなる。それにより、ゲート電極7近傍の電界集中が抑制されゲート耐圧、ドレイン耐圧が向上する。また、2次元電子ガス解消層5と第2の絶縁膜10と第1の絶縁膜6を介した部分近傍の2次元電子ガス濃度が低いため、いっそう耐圧を向上させることができるが、この領域が広すぎるとオン抵抗が高くなりすぎるという問題も出てくるため注意を要する。
[0086]
 なお、本実施例では基板1として6H炭化シリコン基板を用いたが、シリコンなど他の任意の基板を用いることができる。更に、本実施例では6H炭化シリコン基板のc面((0001)面)を用いたが、III族窒化物半導体がc軸配向またはc軸から任意の方向に約55度までの傾斜を持った配向で成長し、ピエゾ効果が実施の形態と同じ向きに発生する面であれば良い。ただし、傾斜を持たせた基板を用いる場合、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に10度以内の傾斜とすることが好ましい。
[0087]
 同様に、本実施例では電子走行層3としてGaNを用いたが、他のIII族窒化物半導体材料を適宜用いることができる。
[0088]
 同様に、各層の膜厚に関しても、所望の厚さとすることができるが、転位が発生する臨界膜厚以下とすることが好ましい。
[0089]
 なお、本実施例ではGaN電子走行層3中に不純物は添加していない。これは、GaN電子走行層3中に不純物を添加した場合、クーロン散乱の影響で移動度が低下するためである。ただし、移動度の低下よりも電子濃度の増加を優先するなど目的に応じて、n型不純物として、例えばSi、S、Seなどを添加することができる。また、p型不純物としては、例えばBe、Cなどを添加することも可能である。
[0090]
 また、本実施例ではソース電極8、ドレイン電極9としてNb/Al/Nb/Auを用いている。ただし、ソース電極8およびドレイン電極9は、本実施例では電子供給層4であるGaNとオーミック接触する金属であればよく、例えばW、Mo、Si、Ti、Nb、Pt、Al、Au等の金属を用いることができ、それら金属を積層して複数層とした構造とすることもできる。
[0091]
 また、本実施例ではゲート電極7としてNi/Auを用いている。ただし、ゲート電極7は絶縁膜(第1の絶縁膜6)とのみ接しているため、絶縁膜と反応しにくい物質で、絶縁膜との密着性の高い物質であればよく、例えばW、Ni、Mo、Si、Ti、Pt、Al、Au等を用いることができ、それら物質を混合および積層して複数層とした構造とすることもできる。
[0092]
 また、本実施例では第1の絶縁膜6としてAl を用いている。ただし、第1の絶縁膜6はSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上からなる物質とすることができる。また、複数の層から構成することも可能である。
[0093]
 同様に、本実施例では第2の絶縁膜10としてSiNを用いたが、第2の絶縁膜10はSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上からなる物質とすることができる。また、複数の層から構成することも可能である。
[0094]
 (第4の実施の形態)
 本発明の第4の実施の形態に係る半導体装置の構成について説明する。図5は、本発明の第4の実施の形態に係る半導体装置の構成を示す断面図である。この半導体装置は、MIS型電界効果トランジスタ構造を有する。この半導体装置は、基板1、核形成層2、バッファ層11、電子走行層3、第1のスペーサ層12、電子供給層4、第2のスペーサ層13、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第2の絶縁膜10、第1の絶縁膜6、ゲート電極7を具備する。
[0095]
 本実施の形態に係る半導体装置は、核形成層2と電子走行層3との間にバッファ層11が設けられている点、電子走行層3と電子供給層4との間に第1のスペーサ層12が設けられている点、電子供給層4と2次元電子ガス解消層5との間に第2のスペーサ層13が設けられている点、および、各半導体層の中でそのバッファ層11の層厚が最も厚い点、が、第3の実施の形態と異なる。すなわち、まず、核形成層2は、基板1上に形成されている。バッファ層11は、核形成層2上に形成されている。電子走行層3は、バッファ層11上に形成されている。第1のスペーサ層12は、電子走行層3上に形成されている。電子供給層4は、第1のスペーサ層12上に設けられている。第2のスペーサ層13は、電子供給層4上に形成されている。ソース電極8およびドレイン電極9は、第1の金属からなり、第2のスペーサ層13上に互いに離間して形成されている。2次元電子ガス解消層5は、第2のスペーサ層13上のソース電極8とドレイン電極9との間の領域に、ソース電極8およびドレイン電極9から離れて形成されている。第2の絶縁膜10は、第2のスペーサ層13上のソース電極8と2次元電子ガス解消層5との間の領域に、ソース電極8および2次元電子ガス解消層5に接して形成されている。更に、第2の絶縁膜10は、第2のスペーサ層13上のドレイン電極9と2次元電子ガス解消層5との間の領域に、ドレイン電極9および2次元電子ガス解消層5に接して形成されている。第1の絶縁膜6は、ソース電極8とドレイン電極9との間の領域にある、第2の絶縁膜10と2次元電子ガス解消層5を覆うように形成されている。ゲート電極7は、第2の金属からなり、第2のスペーサ層13上で2次元電子ガス解消層5と第1の絶縁膜6を介した部分、第2のスペーサ層13上の第1の絶縁膜6と第2の絶縁膜10を介した部分の一部をそれぞれ覆うように形成されている。
[0096]
 基板1は、例えばサファイア、炭化シリコン、シリコンのほか、GaN、AlGaN、AlN等のIII族窒化物半導体を用いることができる。核形成層2は、基板1と、その上部に形成されるIII族窒化物半導体層(例示:バッファ層11)との格子不整合による歪みを緩和する役割を果たす。
[0097]
 バッファ層11、電子走行層3、第1のスペーサ層12、電子供給層4、第2のスペーサ層13はいずれもIII族窒化物半導体材料により構成される。III族窒化物半導体材料とは、Ga、AlおよびInから選択される一または二以上のIII族元素と、N元素とを含む半導体材料である。電子供給層4は、電子走行層3よりも電子親和力の小さい材料により構成する。各層には適宜、不純物を加えることができる。n型不純物として、例えばSi、S、Seなど、p型不純物として、例えばBe、C、Mgなどを添加することが可能である。
[0098]
 本実施の形態では、最も層厚の厚いバッファ層11が下地層の拘束層に相当し、この層を基準として他の半導体層の歪みモードが決定する。すなわち、バッファ層11よりも格子定数の小さい層には引っ張り歪み、格子定数の大きい層には圧縮歪みが発生する。
[0099]
 2次元電子ガス解消層5は、層厚方向と垂直な水平面内に圧縮歪みを有するように形成される。具体的には、2次元電子ガス解消層5の格子定数をバッファ層11の格子定数よりも大きくする。このような構成とすることにより、2次元電子ガス解消層5中に、圧縮歪み由来のピエゾ分極が発生し、電子供給層4側の界面に負電荷が蓄積することから伝導帯が真空準位側に持ち上げられエンハンスメントモードとすることができる。
[0100]
 本実施の形態における各半導体層を構成する具体的材料は、種々のものを用いることができる。たとえば、バッファ層11をAlGaN、電子走行層3をGaN、第1のスペーサ層12をAlNおよび電子供給層4をAlGaN、第2のスペーサ層13をGaN、2次元電子ガス解消層5をInGaNにより構成することができる。たとえば下地層の拘束層となるバッファ層11をAl組成比0.1のAlGaNにより構成した場合、2次元電子ガス解消層5を(In Al 1-xGa 1-yN(0.147≦x≦1、0≦y<0.1、もしくは0.1≦y≦1)により構成すれば、2次元電子ガス解消層5中に圧縮歪みが生じ、ピエゾ効果により電子供給層4側の界面に負電荷が蓄積することから伝導帯が真空準位側に持ち上げる作用が発現する。
[0101]
 本発明では、p型ドープによらず、圧縮歪を受けた2次元電子ガス解消層5のピエゾ効果によりエンハンスメントモード化している。ドーピングにより形成された電荷はゲート電圧により変動し空乏領域が変化する。そのため、p型ドープによりエンハンスメントモード化した場合は、ゲート電圧を変化させても、p型層が完全空乏化するまでは、p型層よりゲート電極から遠い半導体の伝導帯を変化させることができない。すなわち、p型層が完全空乏化できるゲート電圧に達するまで、チャネル層に形成された二次元電子ガスを変調することができない。それに対し、ピエゾ効果により誘起された電荷はゲート電圧により変動しない。そのため、ピエゾ効果によりエンハンスメントモード化した場合は、小さなゲート電圧でも、チャネル層に形成された二次元電子ガスを変調することができる。すなわち、実用的なゲート電圧(例えば+10V)でもオン状態にすることができる。同時に、応答速度も速くすることができることから、高速動作が可能となる。
[0102]
 (実施例4)
 本実施の形態の半導体装置における実施例4としての電界効果トランジスタについて、図5を参照して説明する。
[0103]
 まず、実施例4の電界効果トランジスタの構成について説明する。この電界効果トランジスタは、基板1、核形成層2、バッファ層11、電子走行層3、第1のスペーサ層12、電子供給層4、第2のスペーサ層13、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第2の絶縁膜10、第1の絶縁膜6、ゲート電極7を具備する。これらの位置関係は、上記の通りである。
[0104]
 基板1は、(111)面シリコン基板である。核形成層2は、AlN層である。バッファ層11は、AlGaN層(Al組成比0.1)である。電子走行層3は、GaN層である。第1のスペーサ層12は、AlN層である。電子供給層4は、AlGaN層(Al組成比0.2)である。第2のスペーサ層13は、GaN層である。ソース電極8およびドレイン電極9は、第1の金属としてのNb/Al/Nb/Au層である。2次元電子ガス解消層5は、GaN層である。第2の絶縁膜10は、SiN膜である。第1の絶縁膜6は、Al 膜である。ゲート電極7は、第2の金属としてのNi/Au層である。
[0105]
 次に、実施例4の電界効果トランジスタの製造方法について説明する。基板1としての(111)面シリコン基板上に核形成層2としてAlN層(膜厚200nm)、バッファ層11としてAlGaNバッファ層(Al組成比0.1、膜厚1500nm)、電子走行層3としてGaN動作層(膜厚50nm)、第1のスペーサ層12としてAlN層(膜厚0.5nm)、電子供給層4としてAlGaN電子供給層(Al組成比0.2、膜厚20nm)、第2のスペーサ層13としてGaN層(膜厚10nm)、2次元電子ガス解消層5としてGaN層(膜厚20nm)を有機金属気相エピタキシャル(MOVPE)法により形成する。MOVPE法による成長温度は、以下のようにする。
 核形成層層2(AlN層):1040~1100℃(例えば1080℃)。
 バッファ層11(AlGaN層):1040~1100℃(例えば1080℃)。
 電子走行層3(GaN層):1000~1050℃(例えば1030℃)。
 第1のスペーサ層12(AlN層):1040~1100℃(例えば1080℃)。
 電子供給層4(AlGaN層):1040~1100℃(例えば1080℃)。
 第2のスペーサ層13(GaN層):1000~1050℃(例えば1030℃)。
 2次元電子ガス解消層5(GaN層):1000~1050℃(例えば1030℃)。
[0106]
 次いで、フォトレジストを塗布し、露光、現像により開口部を設けた後、BCl3ガスを用いたドライエッチング(ICP法)により2次元電子ガス解消層5と第2のスペーサ層13の一部を除去する。さらに第1の金属としてNb/Al/Nb/Au層(Nb層の膜厚7nm、Al層の膜厚60nm、Nb層の膜厚35nm、Au層の膜厚50nm)を電子銃蒸着により形成し、リフトオフの後、ランプアニール(850℃、30秒)することでソース電極8、ドレイン電極9を形成する。その後、第2の絶縁膜10としてSiN膜(膜厚100nm)をP-CVD法により成膜する。その後、フォトレジストを塗布し、露光、現像により開口部を設けた後、第1の絶縁膜6としてAl 膜(膜厚15nm)をALD法により成膜する。次に、第2の金属としてNi/Au層(Ni層の膜厚10nm、Au層の膜厚200nm)を電子銃蒸着により形成し、リフトオフすることによりゲート電極7を形成する。以上の製造工程を経て電界効果トランジスタが製造される。
[0107]
 本実施例の電界効果トランジスタは、第2のスペーサ層13と2次元電子ガス解消層5に圧縮歪み、電子供給層4に引っ張り歪みが残存する。このため、ピエゾ効果により、第2のスペーサ層13の電子供給層4側と2次元電子ガス解消層5の第2のスペーサ層13と接する側、および、電子供給層4中の第2のスペーサ層113と接する側に負電荷が誘起される。すなわち、これらの層の界面の伝導帯を真空準位側へ押し上げる方向に電界が発生する。この結果、2次元電子ガス解消層5が残存している領域のみ、ゲート電圧を印加していないときに二次元電子ガスが形成されずノーマリーオフ、すなわちエンハンスメントモードが実現できる。エンハンスメントモードを実現するためにドーパントを用いていないため、実用的なゲート電圧(例えば+10V)でもオン状態にすることができると同時に、応答速度も速くすることができる。それにより、電界効果トランジスタの高速動作が可能となる。
[0108]
 更に、本実施例では2次元電子ガス解消層5と第1の絶縁膜6を介した部分の閾値が浅く、第2の絶縁膜10と第1の絶縁膜6を介した部分の閾値が深くなり、ゲート電位の伝達率が低くなることから、ゲート電極7近傍の電界集中が抑制されゲート耐圧、ドレイン耐圧が向上する。また、2次元電子ガス解消層5と第2の絶縁膜10と第1の絶縁膜6を介した部分近傍の2次元電子ガス濃度が低いため、いっそう耐圧を向上させることができるが、この領域が広すぎるとオン抵抗が高くなりすぎるという問題も出てくるため注意を要する。
[0109]
 更に、本実施例では第1のスペーサ層12としてAlN層を備えており、いっそう電子移動度が向上しオン抵抗を低くすることができる。また、本実施例では第2のスペーサ層13としてGaN層を備えており、AlGaN2次元電子ガス解消層5の酸化防止による信頼性向上、ドライエッチングのマージン増加の効果もある。
[0110]
 なお、本実施例では基板1としてシリコンを用いたが、炭化シリコンなど他の任意の基板を用いることができる。更に、本実施例ではシリコン基板の(111)面を用いたが、III族窒化物半導体がc軸配向またはc軸から任意の方向に約55度までの傾斜を持った配向で成長し、ピエゾ効果が実施の形態と同じ向きに発生する面であれば良い。ただし、基板を用いる場合、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に10度以内の傾斜とすることが好ましい。
[0111]
 同様に本実施例ではバッファ層11としてAl組成比0.1のAlGaNを用いたが、Al組成比や膜厚について任意の値とすることが可能である。また、他のIII族窒化物半導体材料を適宜用いることができる。
[0112]
 同様に本実施例では電子走行層3としてGaNを用いたが、他のIII族窒化物半導体材料を適宜用いることができる。
[0113]
 同様に本実施例では第1のスペーサ層12としてAlNを用いたが、他のIII族窒化物半導体材料を適宜用いることができる。
[0114]
 同様に本実施例では第2のスペーサ層13としてGaNを用いたが、他のIII族窒化物半導体材料を適宜用いることができる。ただし、第2のスペーサ層13は無歪もしくは圧縮歪となる組成が好ましい。
[0115]
 同様に各層の膜厚に関しても、所望の厚さとすることができるが、転位が発生する臨界膜厚以下とすることが好ましい。
[0116]
 なお、本実施例ではGaN電子走行層3中に不純物は添加していない。これは、GaN電子走行層3中に不純物を添加した場合、クーロン散乱の影響で移動度が低下するためである。ただし、移動度の低下よりも電子濃度の増加を優先するなど目的に応じて、n型不純物として、例えばSi、S、Seなどを添加することができる。また、p型不純物としては、例えばBe、Cなどを添加することも可能である。
[0117]
 また、本実施例ではソース電極8、ドレイン電極8としてNb/Al/Nb/Auを用いている。ただし、ソース電極8、ドレイン電極9は、本実施例では電子供給層4であるGaNとオーミック接触する金属であればよく、例えばW、Mo、Si、Ti、Nb、Pt、Al、Au等の金属を用いることができ、それら金属を積層して複数層とした構造とすることもできる。
[0118]
 また、本実施例ではゲート電極7としてNi/Auを用いている。ただし、ゲート電極7は絶縁膜(第1の絶縁膜6)とのみ接しているため、絶縁膜と反応しにくい物質で、絶縁膜との密着性の高い物質であればよく、例えばW、Ni、Mo、Si、Ti、Pt、Al、Au等を用いることができ、それら物質を混合および積層して複数層とした構造とすることもできる。
[0119]
 また、本実施例では第1の絶縁膜6としてAl を用いている。ただし、第1の絶縁膜6はSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上からなる物質とすることができる。また、複数の層から構成することも可能である。
[0120]
 同様に、本実施例では第2の絶縁膜10としてSiNを用いている。ただし、第2の絶縁膜10はSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上からなる物質とすることができる。また、複数の層から構成することも可能である。
[0121]
 (第5の実施の形態)
 本発明の第5の実施の形態に係る半導体装置の構成について説明する。図6は、本発明の第5の実施の形態に係る半導体装置の構成を示す断面図である。この半導体装置は、MIS型電界効果トランジスタ構造を有する。この半導体装置は、基板1、核形成層2、バッファ層11、電子走行層3、電子供給層4、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第2の絶縁膜10、第1の絶縁膜6、ゲート電極7を具備する。
[0122]
 本実施の形態に係る半導体装置は、核形成層2と電子走行層3との間にバッファ層11が設けられている点、各半導体層の中でそのバッファ層11の層厚が最も厚い点、および、ドレイン電極9側の第2の絶縁膜10が二次元電子ガス解消層5と接触している点が、第1の実施の形態と異なる。すなわち、まず、核形成層2は、基板1上に形成されている。バッファ層11は、核形成層2上に形成されている。電子走行層3は、バッファ層11上に形成されている。電子供給層4は、電子走行層3上に形成されている。ソース電極8およびドレイン電極9は、第1の金属からなり、電子供給層4上に互いに離間して形成されている。2次元電子ガス解消層5は、電子供給層4上のソース電極8とドレイン電極9との間の領域に、ソース電極8およびドレイン電極9から離れて形成されている。第2の絶縁膜10は、電子供給層4上のソース電極8と2次元電子ガス解消層5との間の領域に、ソース電極8に接し、2次元電子ガス解消層5から離れて形成されている。更に、第2の絶縁膜10は、電子供給層4上のドレイン電極9と2次元電子ガス解消層5との間の領域に、ドレイン電極9および2次元電子ガス解消層5に接して形成されている。第1の絶縁膜6は、ソース電極8とドレイン電極9との間の領域にある、第2の絶縁膜10と2次元電子ガス解消層5、および、露出した電子供給層4を覆うように形成されている。ゲート電極7は、第2の金属からなり、電子供給層4上で2次元電子ガス解消層5と第1の絶縁膜6を介した部分、電子供給層4上の第1の絶縁膜6のみを介した部分、電子供給層4上の第1の絶縁膜6と第2の絶縁膜10を介した部分の一部をそれぞれ覆うように形成されている。
[0123]
 基板1は、例えばサファイア、炭化シリコン、シリコンのほか、GaN、AlGaN、AlN等のIII族窒化物半導体を用いることができる。核形成層2は、基板1と、その上部に形成されるIII族窒化物半導体層(例示:バッファ層11)との格子不整合による歪みを緩和する役割を果たす。
[0124]
 バッファ層11、電子走行層3、電子供給層4はいずれもIII族窒化物半導体材料により構成される。III族窒化物半導体材料とは、Ga、AlおよびInから選択される一または二以上のIII族元素と、N元素とを含む半導体材料である。電子供給層4は、電子走行層3よりも電子親和力の小さい材料により構成する。各層には適宜、不純物を加えることができる。n型不純物としては例えばSi、S、Seなど、p型不純物としては例えばBe、C、Mgなどを添加することが可能である。
[0125]
 本実施の形態では、最も層厚の厚いバッファ層11が下地層の拘束層に相当し、この層を基準として他の半導体層の歪みモードが決定する。すなわち、バッファ層11よりも格子定数の小さい層には引っ張り歪み、格子定数の大きい層には圧縮歪みが発生する。
[0126]
 2次元電子ガス解消層5は、層厚方向と垂直な水平面内に圧縮歪みを有するように形成される。具体的には、2次元電子ガス解消層5の格子定数をバッファ層11の格子定数よりも大きくする。このような構成とすることにより、2次元電子ガス解消層5中に、圧縮歪み由来のピエゾ分極が発生し、電子供給層4側の界面に負電荷が蓄積することから伝導帯が真空準位側に持ち上げられエンハンスメントモードとすることができる。
[0127]
 本実施の形態における各半導体層を構成する具体的材料は、種々のものを用いることができる。たとえば、バッファ層11をAlGaN、電子走行層3をGaNおよび電子供給層4をAlGaN、2次元電子ガス解消層5をGaNにより構成することができる。たとえば下地層の拘束層となるバッファ層11をAl組成比0.2のAlGaNにより構成した場合、2次元電子ガス解消層5を(In Al 1-xGa 1-yN(0.130≦x≦1,0≦y<0.2、もしくは0.2≦y≦1)により構成すれば、2次元電子ガス解消層5中に圧縮歪みが生じ、ピエゾ効果により電子供給層4側の界面に負電荷が蓄積することから伝導帯が真空準位側に持ち上げる作用が発現する。
[0128]
 本発明では、p型ドープによらず、圧縮歪を受けた2次元電子ガス解消層5のピエゾ効果によりエンハンスメントモード化している。ドーピングにより形成された電荷はゲート電圧により変動し空乏領域が変化する。そのため、p型ドープによりエンハンスメントモード化した場合は、ゲート電圧を変化させても、p型層が完全空乏化するまでは、p型層よりゲート電極から遠い半導体の伝導帯を変化させることができない。すなわち、p型層が完全空乏化できるゲート電圧に達するまで、チャネル層に形成された二次元電子ガスを変調することができない。それに対し、ピエゾ効果により誘起された電荷はゲート電圧により変動しない。そのため、ピエゾ効果によりエンハンスメントモード化した場合は、小さなゲート電圧でも、チャネル層に形成された二次元電子ガスを変調することができる。すなわち、実用的なゲート電圧(例えば+10V)でもオン状態にすることができる。同時に、応答速度も速くすることができることから、高速動作が可能となる。
[0129]
 (実施例5)
 本実施の形態の半導体装置における実施例5としての電界効果トランジスタについて、図6を参照して説明する。
[0130]
 この電界効果トランジスタは、基板1、核形成層2、バッファ層11、電子走行層3、電子供給層4、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第2の絶縁膜10、第1の絶縁膜6、ゲート電極7を具備する。これらの位置関係は、上記の通りである。
[0131]
 基板1は、(111)面シリコン基板である。核形成層2は、AlN層である。バッファ層11は、AlGaN層(Al組成比0.2)である。電子走行層3は、GaN層である。電子供給層4は、AlGaN層(Al組成比0.3)である。ソース電極8およびドレイン電極9は、第1の金属としてのTi/Al層である。2次元電子ガス解消層5は、GaN層である。第2の絶縁膜10は、SiN膜である。第1の絶縁膜6は、SiN膜である。ゲート電極7は、第2の金属としてはNi/Au層である。
[0132]
 次に、実施例5の電界効果トランジスタの製造方法について説明する。基板1としての(111)面シリコン基板上に核形成層2としてAlN層(膜厚200nm)、バッファ層11としてAlGaNバッファ層(Al組成比0.2、膜厚1500nm)、電子走行層3としてGaN動作層(膜厚30nm)、電子供給層4としてAlGaN電子供給層(Al組成比0.3、膜厚20nm)、2次元電子ガス解消層5としてGaN層(膜厚20nm)を有機金属気相エピタキシャル(MOVPE)法により形成する。MOVPE法による成長温度は、以下のようにする。
 核形成層2(AlN層):1040~1100℃(例えば1080℃)。
 バッファ層11(AlGaN層):1040~1100℃(例えば1080℃)。
 電子走行層3(GaN層):1000~1050℃(例えば1030℃)。
 電子供給層4(AlGaN層):1040~1100℃(例えば1080℃)。
 2次元電子ガス解消層5(GaN層):通常1000~1050℃(例えば1030℃)。
[0133]
 次いで、フォトレジストを塗布し、露光、現像により開口部を設けた後、BCl3とSF6を混合したガスを用いたドライエッチング(ICP法)により2次元電子ガス解消層5の一部を除去する。さらに、第1の金属としてTi/Al層(Ti層の膜厚10nm、Al層の膜厚200nm)を電子銃蒸着により形成し、リフトオフの後、ランプアニール(650℃、30秒)することでソース電極8、ドレイン電極9を形成する。その後、第2の絶縁膜10としてSiN膜(膜厚100nm)をP-CVD法により成膜する。その後、フォトレジストを塗布し、露光、現像により開口部を設けた後、第1の絶縁膜6としてSiN(膜厚15nm)をP-CVD法により成膜する。次に、第2の金属としてNi/Au層(Ni層の膜厚10nm、Au層の膜厚200nm)を電子銃蒸着により形成し、リフトオフすることによりゲート電極7を形成する。以上の製造工程を経て電界効果トランジスタが製造される。
[0134]
 本実施例の電界効果トランジスタは、2次元電子ガス解消層5に圧縮歪み、電子供給層4に引っ張り歪みが残存する。このため、ピエゾ効果により、2次元電子ガス解消層5中の電子供給層4と接する側、および、電子供給層4中の2次元電子ガス解消層5と接する側に負電荷が誘起される。すなわち、これらの層の界面の伝導帯を真空準位側へ押し上げる方向に電界が発生する。この結果、2次元電子ガス解消層5が残存している領域のみ、ゲート電圧を印加していないときに二次元電子ガスが形成されずノーマリーオフ、すなわちエンハンスメントモードが実現できる。エンハンスメントモードを実現するためにドーパントを用いていないため、実用的なゲート電圧(例えば+10V)でもオン状態にすることができると同時に、応答速度も速くすることができる。それにより、電界効果トランジスタの高速動作が可能となる。
[0135]
 更に、本実施例では2次元電子ガス解消層5と第1の絶縁膜6を介した部分の閾値が浅く、第2の絶縁膜10と第1の絶縁膜6を介した部分の閾値が深くなり、ゲート電位の伝達率が低くなることから、ゲート電極近傍の電界集中が抑制されゲート耐圧、ドレイン耐圧が向上する。また、ドレイン側にある2次元電子ガス解消層5と第2の絶縁膜10と第1の絶縁膜6を介した部分近傍の2次元電子ガス濃度が低いため、いっそう耐圧を向上させることができ、ソース側にはこの領域が無いため低いオン抵抗を維持することができる。
[0136]
 なお、本実施例では基板1としてシリコンを用いたが、炭化シリコンなど他の任意の基板を用いることができる。更に、本実施例ではシリコン基板の(111)面を用いたが、III族窒化物半導体がc軸配向またはc軸から任意の方向に約55度までの傾斜を持った配向で成長し、ピエゾ効果が実施の形態と同じ向きに発生する面であれば良い。ただし、基板を用いる場合、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に10度以内の傾斜とすることが好ましい。
[0137]
 同様に本実施例ではバッファ層11としてAl組成比0.2のAlGaNを用いたが、Al組成比や膜厚について任意の値とすることが可能である。また、他のIII族窒化物半導体材料を適宜用いることができる。
[0138]
 (第6の実施の形態)
 本発明の第6の実施の形態に係る半導体装置の構成について説明する。図7は、本発明の第6の実施の形態に係る半導体装置の構成を示す断面図である。この半導体装置は、MIS型電界効果トランジスタ構造を有する。この半導体装置は、基板1、核形成層2、電子走行層3、電子供給層4、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第1の絶縁膜6、ゲート電極7を具備する。
[0139]
 本実施の形態に係る半導体装置は、第2の絶縁膜10を用いない点が、第1の実施の形態と異なる。すなわち、まず、核形成層2は、基板1上に形成されている。電子走行層3は、核形成層2上に形成されている。電子供給層4は、電子走行層3上に形成されている。ソース電極8およびドレイン電極9は、第1の金属からなり、電子供給層4上に互いに離間して形成されている。2次元電子ガス解消層5は、電子供給層4上のソース電極8とドレイン電極9との間の領域に、ソース電極8およびドレイン電極9から離れて形成されている。第1の絶縁膜6は、電子供給層4上のソース電極8とドレイン電極9との間の領域にある、2次元電子ガス解消層5、および、露出した電子供給層4を覆うように形成されている。ゲート電極7は、第2の金属からなり、電子供給層4上で2次元電子ガス解消層5と第1の絶縁膜6を介した部分、電子供給層4上の第1の絶縁膜6のみを介した部分の一部をそれぞれ覆うように形成されている。
[0140]
 基板1は、例えばサファイア、炭化シリコン、シリコンのほか、GaN、AlGaN、AlN等のIII族窒化物半導体を用いることができる。核形成層2は、たとえば400~500℃程度の低温で形成された低温バッファ層を用いることができる。この層は、基板1と、その上部に形成されるIII族窒化物半導体層(例示:電子走行層3)との格子不整合による歪みを緩和する役割を果たす。
[0141]
 電子走行層3および電子供給層4はいずれもIII族窒化物半導体材料により構成される。III族窒化物半導体材料とは、Ga、AlおよびInから選択される一または二以上のIII族元素と、N元素とを含む半導体材料である。電子供給層4は、電子走行層3よりも電子親和力の小さい材料により構成する。各層には適宜、不純物を加えることができる。n型不純物としては例えばSi、S、Seなど、p型不純物としては例えばBe、C、Mgなどを添加することが可能である。
[0142]
 本実施の形態では、最も層厚の厚い電子走行層3が下地層の拘束層に相当し、この層を基準として他の半導体層の歪みモードが決定する。すなわち、電子走行層3よりも格子定数の小さい層には引っ張り歪み、格子定数の大きい層には圧縮歪みが発生する。
[0143]
 2次元電子ガス解消層5は、層厚方向と垂直な水平面内に圧縮歪みを有するように形成される。具体的には、2次元電子ガス解消層5の格子定数を電子走行層3の格子定数よりも大きくする。このような構成とすることにより、2次元電子ガス解消層5中に、圧縮歪み由来のピエゾ分極が発生し、電子供給層4側の界面に負電荷が蓄積することから伝導帯が真空準位側に持ち上げられエンハンスメントモードとすることができる。
[0144]
 本実施の形態における各半導体層を構成する具体的材料は、種々のものを用いることができる。たとえば、電子走行層3をGaNおよび電子供給層4をAlGaN、2次元電子ガス解消層5をInGaNにより構成することができる。たとえば下地層となる電子走行層3をGaNにより構成した場合、2次元電子ガス解消層5を(In Al 1-xGa 1-yN(0.164≦x≦1,0≦y<1)により構成すれば、2次元電子ガス解消層5中に圧縮歪みが生じ、ピエゾ効果により電子供給層4側の界面に負電荷が蓄積することから伝導帯が真空準位側に持ち上げる作用が発現する。
[0145]
 本発明では、p型ドープによらず、圧縮歪を受けた2次元電子ガス解消層5のピエゾ効果によりエンハンスメントモード化している。ドーピングにより形成された電荷はゲート電圧により変動し空乏領域が変化する。そのため、p型ドープによりエンハンスメントモード化した場合は、ゲート電圧を変化させても、p型層が完全空乏化するまでは、p型層よりゲート電極から遠い半導体の伝導帯を変化させることができない。すなわち、p型層が完全空乏化できるゲート電圧に達するまで、チャネル層に形成された二次元電子ガスを変調することができない。それに対し、ピエゾ効果により誘起された電荷はゲート電圧により変動しない。そのため、ピエゾ効果によりエンハンスメントモード化した場合は、小さなゲート電圧でも、チャネル層に形成された二次元電子ガスを変調することができる。すなわち、実用的なゲート電圧(例えば+10V)でもオン状態にすることができる。同時に、応答速度も速くすることができることから、高速動作が可能となる。
[0146]
 (実施例6)
 本実施の形態の半導体装置における実施例6としての電界効果トランジスタについて、図7を参照して説明する。
[0147]
 まず、実施例6の電界効果トランジスタの構成について説明する。この電界効果トランジスタは、基板1、核形成層2、電子走行層3、電子供給層4、ソース電極8、ドレイン電極9、2次元電子ガス解消層5、第1の絶縁膜6、ゲート電極7を具備する。これらの位置関係は、上記の通りである。
[0148]
 基板1は、c面((0001)面)サファイア基板である。核形成層2は、AlN層である。電子走行層3は、GaN層である。電子供給層4は、AlGaN層(Al組成比0.2)である。ソース電極8およびドレイン電極9は、第1の金属としてのTi/Al層である。2次元電子ガス解消層5は、InGaN(In組成比0.15)である。第1の絶縁膜6は、Al 膜である。ゲート電極7は、第2の金属としてのNi/Au層である。
[0149]
 次に、実施例6の電界効果トランジスタの製造方法について説明する。基板1としてのc面((0001)面)サファイア基板上に核形成層2としてAlN低温成長層(膜厚20nm)、電子走行層3としてGaN動作層(膜厚1500nm)、電子供給層4としてAlGaN電子供給層(Al組成比0.2、膜厚20nm)、2次元電子ガス解消層5としてInGaN層(In組成比0.15、膜厚10nm)を有機金属気相エピタキシャル(MOVPE)法により形成する。MOVPE法による成長温度は、以下のようにする。
 核形成層2:400~500℃(例えば450℃)。
 電子走行層3(GaN層):1000~1050℃(例えば1030℃)。
 電子供給層4(AlGaN層):1040~1100℃(例えば1080℃)。
 2次元電子ガス解消層5(InGaN層):800~900℃(例えば840℃)。
[0150]
 次いで、フォトレジストを塗布し、露光、現像により開口部を設けた後、BCl3とSF6を混合したガスを用いたドライエッチング(ICP法)により2次元電子ガス解消層5の一部を除去する。さらに、第1の金属としてTi/Al層(Ti層の膜厚10nm、Al層の膜厚200nm)を電子銃蒸着により形成し、リフトオフの後、ランプアニール(650℃、30秒)することでソース電極8、ドレイン電極9を形成する。その後、第1の絶縁膜6としてAl2O3膜(膜厚15nm)をALD法により成膜する。次に、第2の金属としてNi/Au層(Ni層の膜厚10nm、Au層の膜厚200nm)を電子銃蒸着により形成し、リフトオフすることによりゲート電極7を形成する。以上の製造工程を経て、電界効果トランジスタが製造される。
[0151]
 本実施例の電界効果トランジスタは、2次元電子ガス解消層5に圧縮歪み、電子供給層4に引っ張り歪みが残存する。このため、ピエゾ効果により、2次元電子ガス解消層5中の電子供給層4と接する側、および、電子供給層4中の2次元電子ガス解消層5と接する側に負電荷が誘起される。すなわち、これらの層の界面の伝導帯を真空準位側へ押し上げる方向に電界が発生する。この結果、2次元電子ガス解消層5が残存している領域のみ、ゲート電圧を印加していないときに二次元電子ガスが形成されずノーマリーオフ、すなわちエンハンスメントモードが実現できる。エンハンスメントモードを実現するためにドーパントを用いていないため、実用的なゲート電圧(例えば+10V)でもオン状態にすることができると同時に、応答速度も速くすることができる。それにより、電界効果トランジスタの高速動作が可能となる。
[0152]
 更に、本実施例では2次元電子ガス解消層5と第1の絶縁膜6を介した部分の閾値が浅く、第1の絶縁膜6のみを介した部分の閾値が深くなり、ゲート電位の伝達率が低くなることから、ゲート電極近傍の電界集中が抑制されゲート耐圧、ドレイン耐圧が向上する。
[0153]
 なお、本実施例では基板1としてサファイアを用いたが、炭化シリコンなど他の任意の基板を用いることができる。更に、本実施例ではサファイア基板のc面((0001)面)を用いたが、III族窒化物半導体がc軸配向またはc軸から任意の方向に約55度までの傾斜を持った配向で成長し、ピエゾ効果が実施の形態と同じ向きに発生する面であれば良い。例えばサファイアc面基板の他に、c面から任意の方向に傾斜を持たせた基板などを用いることができる。ただし、サファイアc面やa面から傾斜を持たせた基板を用いる場合、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に10度以内の傾斜とすることが好ましい。
[0154]
 同様に本実施例では電子走行層3としてGaNを用いたが、他のIII族窒化物半導体材料を適宜用いることができる。
[0155]
 同様に各層の膜厚に関しても、所望の厚さとすることができるが、転位が発生する臨界膜厚以下とすることが好ましい。
[0156]
 なお、本実施例ではGaN電子走行層3中に不純物は添加していない。これは、GaN電子走行層3中に不純物を添加した場合、クーロン散乱の影響で移動度が低下するためである。ただし、移動度の低下よりも電子濃度の増加を優先するなど目的に応じて、n型不純物として、例えばSi、S、Seなどを添加することができる。また、p型不純物としては、例えばBe、Cなどを添加することも可能である。
[0157]
 また、本実施例ではソース電極8、ドレイン電極9としてTi/Alを用いている。ただし、ソース電極8およびドレイン電極9は、本実施例では電子供給層4であるGaNとオーミック接触する金属であればよく、例えばW、Mo、Si、Ti、Nb、Pt、Al、Au等の金属を用いることができ、それら金属を積層して複数層とした構造とすることもできる。
[0158]
 また、本実施例ではゲート電極7としてNi/Auを用いている。ただし、ゲート電極7は絶縁膜(第1の絶縁膜6)とのみ接しているため、絶縁膜と反応しにくい物質で、絶縁膜との密着性の高い物質であればよく、例えばW、Ni、Mo、Si、Ti、Pt、Al、Au等を用いることができ、それら物質を混合および積層して複数層とした構造とすることもできる。
[0159]
 また、本実施例では第1の絶縁膜6としてAl2O3を用いている。ただし、第1の絶縁膜6はSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上からなる物質とすることができる。また、複数の層から構成することも可能である。
[0160]
 同様に、本実施例では第2の絶縁膜10としてSiNを用いている。ただし、第2の絶縁膜10はSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上からなる物質とすることができる。また、複数の層から構成することも可能である。
[0161]
 以上説明したように本発明によれば、半導体装置において、ゲート電極下に絶縁膜と圧縮歪を受けた2次元電子ガス解消層を配しており、圧縮歪を受けた2次元電子ガス解消層のピエゾ効果によるエンハンスメントモード化、低いオン電圧、高速応答が実現できる。
[0162]
 本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形または変更され得ることは明らかである。
[0163]
 この出願は、2008年12月4日に出願された特許出願番号2008-310204号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。

請求の範囲

[請求項1]
 下地層と、
 前記下地層の上に形成された電子供給層と、
 前記電子供給層の上に直接またはスペーサ層を介して形成された2次元電子ガス解消層と、
 前記2次元電子ガス解消層の上に形成された第1の絶縁膜と、
 前記第1の絶縁膜の上に形成されたゲート電極と
 を備え、
 前記下地層、前記電子供給層および前記2次元電子ガス解消層が、いずれも(0001)面から任意の方向に10°までの範囲で傾斜した面を主面とするウルツ鉱型のIII族窒化物半導体層であり、
 前記2次元電子ガス解消層が圧縮歪みを有する
 半導体装置。
[請求項2]
 請求項1に記載の半導体装置において、
 前記電子供給層に対して直接またはスペーサ層を介して形成されたソース電極およびドレイン電極を更に具備する
 半導体装置。
[請求項3]
 請求項1または請求項2に記載の半導体装置において、
 前記電子供給層が引っ張り歪みを有する
 半導体装置。
[請求項4]
 下地層と、
 前記下地層の上に形成された電子供給層と、
 前記電子供給層の上に直接またはスペーサ層を介して形成された2次元電子ガス解消層と、
 前記2次元電子ガス解消層の上に形成された第1の絶縁膜と、
 前記第1の絶縁膜の上に形成されたゲート電極と
 を備え、
 前記下地層、前記電子供給層および前記2次元電子ガス解消層が、いずれも(0001)面から任意の方向に10°までの範囲で傾斜した面を主面とするウルツ鉱型のIII族窒化物半導体層であり
 厚み方向と垂直な水平面内の格子定数の物性値の平均値を平均格子定数と定義したとき、前記2次元電子ガス解消層の平均格子定数が、前記下地層の平均格子定数よりも大きい
 半導体装置。
[請求項5]
 請求項4に記載の半導体装置において、
 前記電子供給層に対して直接またはスペーサ層を介して形成されたソース電極およびドレイン電極を更に具備する
 半導体装置。
[請求項6]
 請求項4に記載の半導体装置において、
 前記電子供給層の平均格子定数が、前記下地層の平均格子定数以下である
 半導体装置。
[請求項7]
 請求項5に記載の半導体装置において、
 前記下地層がAl αGa 1-αN(0≦α≦1)を含み、
 前記電子供給層がAl βGa 1-βN(α≦β≦1)を含み、
 前記2次元電子ガス解消層がIn Ga Al 1-x-yN(0<x≦1、0≦y<1)を含む
 半導体装置。
[請求項8]
 請求項5に記載の半導体装置において、
 前記下地層がAl αGa 1-αN(0<α≦1)を含み、
 前記電子供給層がAl βGa 1-βN(α≦β≦1)を含み、
 前記2次元電子ガス解消層がAl γGa 1-γN(0≦γ<α)を含む
 半導体装置。
[請求項9]
 請求項1乃至8いずれか一項に記載の半導体装置において、
 前記電子供給層の不純物濃度が、p型、n型共に1×10 17cm -3以下である
 半導体装置。
[請求項10]
 請求項1乃至9いずれか一項に記載の半導体装置において、
 前記2次元電子ガス解消層の不純物濃度が、p型、n型共に1×10 17cm -3以下である
 半導体装置。
[請求項11]
 請求項1乃至10いずれか一項に記載の半導体装置において、
 前記ゲート電極と前記電子供給層との間に、前記2次元電子ガス解消層が挟まれていない領域がある
 半導体装置。
[請求項12]
 請求項1乃至11いずれか一項に記載の半導体装置において、
 前記ゲート電極と前記電子供給層との間に、前記第1の絶縁膜のみが挟まれている領域と、前記第1の絶縁膜と第2の絶縁膜が挟まれている領域とがある
 半導体装置。
[請求項13]
 請求項1乃至11いずれか一項に記載の半導体装置において、
 前記ゲート電極と前記2次元電子ガス解消層との間に、前記第1の絶縁膜のみが挟まれている領域と、前記第1の絶縁膜と前記第2の絶縁膜が挟まれている領域とがある
 半導体装置。
[請求項14]
 請求項13に記載の半導体装置において、
 前記ゲート電極と前記電子供給層との間に、前記第1の絶縁膜と前記第2の絶縁膜が挟まれている領域がある
 半導体装置。
[請求項15]
 請求項1乃至14いずれか一項に記載の半導体装置において、
 前記第1の絶縁膜がSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上とからなる物質を含む
 半導体装置。
[請求項16]
 請求項1乃至15いずれか一項に記載の半導体装置において、
 前記第1の絶縁膜がSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上とからなる物質を含む複数の層で構成される
 半導体装置。
[請求項17]
 請求項1乃至16いずれか一項に記載の半導体装置において、
 前記第2の絶縁膜がSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上とからなる物質を含む
 半導体装置。
[請求項18]
 請求項1乃至17いずれか一項に記載の半導体装置において、
 前記第2の絶縁膜がSi、Mg、Hf、Zr、Al、Ti、Taのいずれか1以上とO、N、Cのいずれか1以上とからなる物質を含む複数の層で構成される
 半導体装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]