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1. (WO2010010911) 半導体装置及びその製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2010/010911    国際出願番号:    PCT/JP2009/063156
国際公開日: 28.01.2010 国際出願日: 23.07.2009
IPC:
H05K 3/46 (2006.01), H01L 23/12 (2006.01)
出願人: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (米国を除く全ての指定国).
RENESAS ELECTRONICS CORPORATION [JP/JP]; 1753 Shimonumabe, Nakahara-ku, Kawasaki-shi, Kanagawa 2118668 (JP) (米国を除く全ての指定国).
MORI, Kentaro [JP/JP]; (JP) (米国のみ).
MURAI, Hideya [JP/JP]; (JP) (米国のみ).
YAMAMICHI, Shintaro [JP/JP]; (JP) (米国のみ).
KAWANO, Masaya [JP/JP]; (JP) (米国のみ).
SOEJIMA, Koji [JP/JP]; (JP) (米国のみ)
発明者: MORI, Kentaro; (JP).
MURAI, Hideya; (JP).
YAMAMICHI, Shintaro; (JP).
KAWANO, Masaya; (JP).
SOEJIMA, Koji; (JP)
代理人: KATO, Asamichi; c/o A. Kato & Associates, 20-12, Shin-Yokohama 3-chome, Kohoku-ku, Yokohama-shi, Kanagawa 2220033 (JP)
優先権情報:
2008-190100 23.07.2008 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
要約: front page image
(EN)Provided are a high-reliability semiconductor device with a narrow-pitch and multiple-pin semiconductor element embedded in a wiring substrate, which enables multilayering without deterioration in yield, and a method for manufacturing same.  Multiple wiring layers and insulating layers are stacked, the semiconductor element is embedded in the insulating layer, and at least one of vias (16, 19, 22) provided in the respective insulating layers (15, 18, 21) or wires (17, 20, 23) provided in the respective wiring layers has a cross-sectional shape different from that of a via or wire provided in another insulating layer or wiring layer.
(FR)Cette invention propose un dispositif semi-conducteur et son procédé de fabrication. Ce dispositif semi-conducteur comporte dans son substrat de câblage des éléments semi-conducteurs à plusieurs broches et à pas étroit, et permet, avec fiabilité, de multiplier les couches sans détérioration de rendement. Plusieurs couches de câblages et plusieurs couches isolantes se superposent en strates et l'élément semi-conducteur est intégré dans la couche isolante; au moins un des trous d'interconnexion (16, 19, 22) disposés dans chaque couche isolante (15, 18, 21) ou au moins un des câbles (17, 20, 23) disposés dans chaque couche de câblages possèdent une forme de section transversale qui diffère des autres trous d'interconnexion et câbles disposés dans les autres couches isolantes et dans les autres couches de câblages.
(JA) 狭ピッチ、多ピンの半導体素子を配線基板に内蔵した半導体装置において、歩留まりを劣化させることなく多層化を実現することができる高信頼性の半導体装置およびその製造方法を提供する。複数の配線層及び絶縁層が積層され、半導体素子が絶縁層に埋設され、各絶縁層(15、18、21)に設けられたビア(16、19、22)、または各配線層に設けられた配線(17、20、23)の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)