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World Intellectual Property Organization
1. (WO2010004646) 半導体装置及びRFIDモジュール

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2010/004646    国際出願番号:    PCT/JP2008/062585
国際公開日: 14.01.2010 国際出願日: 11.07.2008
G11C 13/00 (2006.01)
出願人: RENESAS ELECTRONICS CORPORATION [JP/JP]; 1753, Shimonumabe, Nakahara-ku, Kawasaki-shi, Kanagawa 2118668 (JP) (米国を除く全ての指定国).
IIDA, Yoshikazu [JP/JP]; (JP) (米国のみ).
TANAKA, Toshihiro [JP/JP]; (JP) (米国のみ).
KATO, Akira [JP/JP]; (JP) (米国のみ).
YAMAKI, Takashi [JP/JP]; (JP) (米国のみ).
UMEMOTO, Yukiko [JP/JP]; (JP) (米国のみ).
ISHIKAWA, Jiro [JP/JP]; (JP) (米国のみ).
ENDO, Takefumi [JP/JP]; (JP) (米国のみ)
発明者: IIDA, Yoshikazu; (JP).
TANAKA, Toshihiro; (JP).
KATO, Akira; (JP).
YAMAKI, Takashi; (JP).
UMEMOTO, Yukiko; (JP).
ENDO, Takefumi; (JP)
代理人: TAMAMURA, Shizuyo; Room 901, Yamashiro Building, 1, Kanda Ogawamachi 1-chome, Chiyoda-ku, Tokyo 1010052 (JP)
(JA) 半導体装置及びRFIDモジュール
要約: front page image
(EN)When a chosen transistor (CT) is selected by a word line (WL) for a memory cell (1) in which chosen transistors are connected in series to a phase change element, the resulting change in the charge potential of a bit line (BL) is detected by an amp (31) and reading is performed latched to a read data latch (30), the bit line is clamped at a low potential (MTRANS), and the timings of both the aforementioned word line selection timing and the aforementioned read data latching timing are generated in synchronization with a change in an externally given read operation instruction signal (/RA). The current flowing to the phase change element can be reduced during the read operation by clamping the bit line at a low potential. Furthermore, in the read operation, residual charge in the bit line is discharged when the latch data produced by the read data latch, which holds the output of the amp that detects potential changes in the already pre-charged bit line, are verified.
(FR)Selon la présente invention, lorsqu'un transistor donné (CT) est sélectionné par une ligne de mots (WL) pour une cellule de mémoire (1) dans laquelle des transistors donnés sont reliés en série à un élément de changement de phase, le changement provoqué dans le potentiel de charge d'une ligne de mots (BL) est détecté par un amplificateur (31) et la lecture est verrouillée à un mécanisme de verrouillage de données de lecture (30), la ligne de bits est calée sur un faible potentiel (MTRANS) et les temporisations correspondant à la fois à la temporisation de sélection de la ligne de mots susmentionnée et à la temporisation du verrouillage de données susmentionné sont générées en synchronisation avec le changement d'un signal d'instruction d'opération de lecture fourni de manière externe (/RA). Il est possible de diminuer le courant qui alimente l'élément de changement de phase pendant l'opération de lecture en calant la ligne de bits sur un faible potentiel. En outre, lors de l'opération de lecture, la charge résiduelle de la ligne de bits s'évacue lors de la vérification des données de verrouillage produites par le système de verrouillage des données de lecture, qui retient la sortie de l'amplificateur détectant les changements de potentiel de la ligne de mots déjà préchargée.
(JA) 相変化素子に選択トランジスタが直列接続されたメモリセル(1)に対し、ワード線(WL)で選択トランジスタ(CT)を選択し、それによるビット線(BL)の充電電位の変化をアンプ(31)で検出して読み出しデータラッチ(30)にラッチする読み出しを行うとき、ビット線を低電位にクランプ(MTRANS)し、また、外部から与えられる読み出し動作の指示信号(/RA)の変化に同期して前記ワード線選択タイミングと前記読み出しデータラッチのラッチタイミングの双方のタイミングを生成する。読み出し動作に際してビット線が低電位にクランプされることにより相変化素子に流れる電流を減らすことができる。更に、読み出し動作において予めプリチャージされたビット線の電位変化を検出するアンプの出力を保持する読み出しデータラッチによるラッチデータが確定したときビット線の残留電荷をディスチャージする。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)