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1. (WO2010001506) 半導体集積回路装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2010/001506    国際出願番号:    PCT/JP2009/000799
国際公開日: 07.01.2010 国際出願日: 24.02.2009
IPC:
H01L 21/82 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01)
出願人: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (米国を除く全ての指定国).
NISHIMURA, Hidetoshi; (米国のみ).
SHIMBO, Hiroyuki; (米国のみ).
TOUBOU, Tetsurou; (米国のみ).
TANIGUCHI, Hiroki; (米国のみ).
YONEDA, Hisako; (米国のみ)
発明者: NISHIMURA, Hidetoshi; .
SHIMBO, Hiroyuki; .
TOUBOU, Tetsurou; .
TANIGUCHI, Hiroki; .
YONEDA, Hisako;
代理人: MAEDA, Hiroshi; Osaka-Marubeni Bldg., 5-7, Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka, 5410053 (JP)
優先権情報:
2008-176134 04.07.2008 JP
発明の名称: (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEURS
(JA) 半導体集積回路装置
要約: front page image
(EN)Disclosed is a layout structure for semiconductor integrated circuit devices, which can prevent thinning or disconnection of a metal wiring near a cell boundary without accompanying an increase in the data amount or processing time for OPC. A first cell and a second cell, each having a transistor and an internal wiring for performing a circuit function, are arranged adjacent to each other in a first direction in a region lying between a source wiring (m1) and a ground wiring (m2) which are so arranged as to extend in the first direction. In the boundary portion between the first cell and the second cell, a metal wiring (d2) extending in a second direction, which is perpendicular to the first direction, is arranged so that the metal wiring (d2) is not short-circuited with the source wiring (m1) and the ground wiring (m2).
(FR)La présente invention a trait à une structure de topologie pour des dispositifs de circuit intégré à semi-conducteurs, qui peut éviter l’amincissement ou la déconnexion d’un câblage métallique à proximité d’une frontière de cellule sans accompagner une augmentation de la quantité de données ou du temps de traitement pour l’OPC. Une première cellule et une seconde cellule, ayant chacune un transistor et un câblage interne permettant d’effectuer une fonction de circuit, sont disposées de façon adjacente l’une par rapport à l’autre dans une première direction dans une région située entre un câblage de source (m1) et un câblage de masse (m2) qui sont agencés de manière à s’étendre dans la première direction. Dans la partie frontière entre la première cellule et la seconde cellule, un câblage métallique (d2) s’étendant dans une seconde direction, qui est perpendiculaire à la première direction, est disposé de manière à ce que le câblage métallique (d2) ne soit pas court-circuité avec le câblage de source (m1) et le câblage de masse (m2).
(JA) OPC補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を防止可能な半導体集積回路のレイアウト構造を提供する。第1の方向に延びるように配置された電源配線(m1)および接地配線(m2)に挟まれた領域に、回路機能を実現するトランジスタおよびセル内配線をそれぞれ有する第1および第2のセルが、第1の方向において隣接するように配置されている。第1および第2のセルの境界部に、第1の方向と直交する第2の方向に延びるメタル配線(d2)が、電源配線(m1)と接地配線(m2)とを短絡しないように、配置されている。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)