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1. WO2009157114 - 半導体装置及びその製造方法

公開番号 WO/2009/157114
公開日 30.12.2009
国際出願番号 PCT/JP2009/000828
国際出願日 25.02.2009
IPC
H01L 21/8238 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
8238相補型電界効果トランジスタ,例.CMOS
H01L 27/092 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
081種類の半導体構成部品だけを含むもの
085電界効果構成部品のみを含むもの
088構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
092相補型MIS電界効果トランジスタ
H01L 29/423 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
40電極
41その形状,相対的大きさまたは配置に特徴のあるもの
423整流,増幅またはスイッチされる電流を流さないもの
H01L 29/49 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
40電極
43構成材料に特徴のあるもの
49金属-絶縁半導体電極
CPC
H01L 21/823842
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
78with subsequent division of the substrate into plural individual devices
82to produce devices, e.g. integrated circuits, each consisting of a plurality of components
822the substrate being a semiconductor, using silicon technology
8232Field-effect technology
8234MIS technology ; , i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
8238Complementary field-effect transistors, e.g. CMOS
823828with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
823842gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
H01L 29/4966
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
40Electrodes ; ; Multistep manufacturing processes therefor
43characterised by the materials of which they are formed
49Metal-insulator-semiconductor electrodes, ; e.g. gates of MOSFET
4966the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
H01L 29/513
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
40Electrodes ; ; Multistep manufacturing processes therefor
43characterised by the materials of which they are formed
49Metal-insulator-semiconductor electrodes, ; e.g. gates of MOSFET
51Insulating materials associated therewith
511with a compositional variation, e.g. multilayer structures
513the variation being perpendicular to the channel plane
出願人
  • パナソニック株式会社 PANASONIC CORPORATION [JP]/[JP] (AllExceptUS)
  • 仙石直久 SENGOKU, Naohisa (UsOnly)
  • 中林隆 NAKABAYASHI, Takashi (UsOnly)
発明者
  • 仙石直久 SENGOKU, Naohisa
  • 中林隆 NAKABAYASHI, Takashi
代理人
  • 前田弘 MAEDA, Hiroshi
優先権情報
2008-16489024.06.2008JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
要約
(EN)
A gate insulating film (3) is formed on a semiconductor substrate (1) provided with an NFET forming region (50N) for forming an N-type field effect transistor and a PFET forming region (50P) for forming a P-type field effect transistor. A first polysilicon film (4) is formed on the gate insulating film (3), and the gate insulating film (3) is exposed from the PFET forming region (50P) by removing a portion included in the PFET forming region of the formed first polysilicon film (4). A titanium nitride film (6) is formed on the gate insulating film (3) in the PFET forming region (50P).
(FR)
Une pellicule d’isolation de gâchette (3) est formée sur un substrat semi-conducteur (1) comportant une zone de formation NFET (50N) servant à former un transistor à effet de champ de type N et une zone de formation PFET (50P) servant à former un transistor à effet de champ de type P.  Une première pellicule de polysilicium (4) est formée sur la pellicule d’isolation de gâchette (3), et la pellicule d’isolation de gâchette (3) est exposée à partir de la zone de formation PFET (50P) en retirant une portion incluse dans la zone de formation PFET de la première pellicule de polysilicium formée (4).  Une pellicule de nitrure de titane (6) est formée sur la pellicule d’isolation de gâchette (3) dans la zone de formation PFET (50P).
(JA)
 まず、N型電界効果トランジスタを形成するNFET形成領域(50N)とP型電界効果トランジスタを形成するPFET形成領域(50P)とを有する半導体基板(1)の上に、ゲート絶縁膜(3)を形成する。続いて、ゲート絶縁膜(3)の上に、第1のポリシリコン膜(4)を形成し、形成した第1のポリシリコン膜(4)におけるPFET形成領域に含まれる部分を除去することにより、PFET形成領域(50P)からゲート絶縁膜(3)を露出する。その後、PFET形成領域(50P)におけるゲート絶縁膜(3)の上に窒化チタン膜(6)を形成する。
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