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1. (WO2009130958) 配線基板、半導体装置、ならびに半導体装置の製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/130958    国際出願番号:    PCT/JP2009/055065
国際公開日: 29.10.2009 国際出願日: 16.03.2009
IPC:
H01L 23/12 (2006.01)
出願人: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka, 5458522 (JP) (米国を除く全ての指定国).
SOTA, Yoshiki; (米国のみ).
TATSUMI, Kazuaki; (米国のみ)
発明者: SOTA, Yoshiki; .
TATSUMI, Kazuaki;
代理人: HARAKENZO WORLD PATENT & TRADEMARK; Daiwa Minamimorimachi Building, 2-6, Tenjinbashi 2-chome Kita, Kita-ku, Osaka-shi, Osaka, 5300041 (JP)
優先権情報:
2008-116210 25.04.2008 JP
発明の名称: (EN) WIRING BOARD, SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) CARTE DE CÂBLAGE, COMPOSANT À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 配線基板、半導体装置、ならびに半導体装置の製造方法
要約: front page image
(EN)A wiring board (10) is provided with a through hole (11b), which penetrates the wiring board (10), in a semiconductor chip mounting region (15), and a groove-like pattern (12), which is connected to the through hole (11b) on a solder resist (9) in the semiconductor chip mounting region (15). Water which stays in the semiconductor chip mounting region (15) is guided to the through hole (11b) by the groove-like pattern (12) and efficiently discharged from the semiconductor chip mounting region (15). Thus, vaporization and expansion are not generated inside a semiconductor device (30) due to heat, which is applied when the semiconductor device (30) using the wiring board (10) is being manufactured and when mounting on a mounting board is being performed, and expansion of the semiconductor device is reduced.
(FR)La présente invention concerne une carte de câblage (10) munie d'un trou traversant (11b) qui pénètre dans la carte de câblage (10) dans une zone de montage (15) d'une puce semi-conductrice, ainsi que d'un motif (12) de type rainures qui est relié au trou traversant (11b) sur une réserve de soudure (9) située dans la zone de montage (15) de la puce semi-conductrice. L'eau qui réside dans la zone de montage (15) de la puce semi-conductrice est guidée vers le trou traversant (11b) grâce au motif (12) de type rainures et elle est efficacement évacuée de la zone de montage (15) de la puce semi-conductrice. Donc, on ne génère ni vaporisation ni dilatation à l'intérieur d'un composant à semi-conducteur (30) à cause de la chaleur qui est appliquée lorsque le composant à semi-conducteur (30), utilisant la carte de câblage (10), est fabriqué et lorsque le montage sur une carte de montage est effectué, et l'on réduit toute dilatation du composant à semi-conducteur.
(JA) 本発明に係る配線基板(10)では、半導体チップ搭載領域(15)に配線基板(10)を貫通する貫通穴(11b)を設けているとともに、半導体チップ搭載領域(15)におけるソルダーレジスト(9)に貫通穴(11b)に通ずる溝状パターン(12)を設けている。以上の構成により、半導体チップ搭載領域(15)に溜まった水分を溝状パターン(12)により貫通穴(11b)に誘導して半導体チップ搭載領域(15)から効率よく排出することができる。このため、配線基板(10)を用いた半導体装置(30)の製造時および実装基板搭載時に加えられる熱によって半導体装置(30)内部において気化膨張が生じず、それゆえに半導体装置の膨張を低減することができる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)