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1. (WO2009128450) 半導体記憶装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/128450    国際出願番号:    PCT/JP2009/057511
国際公開日: 22.10.2009 国際出願日: 14.04.2009
IPC:
H01L 21/8244 (2006.01), H01L 21/8234 (2006.01), H01L 27/088 (2006.01), H01L 27/11 (2006.01)
出願人: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo, 1088001 (JP) (米国を除く全ての指定国).
TAKEUCHI, Kiyoshi [JP/JP]; (JP) (米国のみ)
発明者: TAKEUCHI, Kiyoshi; (JP)
代理人: MIYAZAKI, Teruo; 8th Floor, 16th Kowa Bldg., 9-20, Akasaka 1-chome, Minato-ku, Tokyo, 1070052 (JP)
優先権情報:
2008-107010 16.04.2008 JP
発明の名称: (EN) SEMICONDUCTOR MEMORY DEVICE
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEUR
(JA) 半導体記憶装置
要約: front page image
(EN)Provided is a SRAM cell using vertical metal insulator semiconductor field effect transistors (MISFETs), wherein the lower side sources/drains of a first access transistor, a first drive transistor, and a first load transistor are connected to each other and to the gates of a second drive transistor and a second load transistor; and the lower side sources/drains of a second access transistor, the second drive transistor, and the second load transistor are connected to each other and to the gates of the first drive transistor and the first load transistor. A first arrangement of the first access transistor, the first drive transistor, and the first load transistor and a second arrangement of the second access transistor, the second drive transistor, and the second load transistor are symmetric to each other.
(FR)L'invention porte sur une cellule de mémoire vive statique (SRAM) utilisant des transistors à effet de champ métal-isolant-semi-conducteur (MISFET) verticaux, les sources/drains de côté inférieur d'un premier transistor d'accès, d'un premier transistor d'excitation et d'un premier transistor de charge étant connectés les uns aux autres et aux grilles d'un second transistor d'excitation et d'un second transistor de charge, et les sources/drains de côté inférieur du second transistor d'accès, du second transistor d'excitation et du second transistor de charge étant connectés les uns aux autres et aux grilles du premier transistor d'excitation et du premier transistor de charge. Un premier agencement du premier transistor d'accès, du premier transistor d'excitation et du premier transistor de charge et un second agencement du second transistor d'accès, du second transistor d'excitation et du second transistor de charge sont symétriques entre eux.
(JA) 縦型MISFETを用いたSRAMセルにおいて、第1アクセストランジスタ、第1駆動トランジスタ及び第1負荷トランジスタの下側ソース/ドレインを互いに接続し、第2駆動トランジスタ及び第2負荷トランジスタのゲートに接続し、第2アクセストランジスタ、第2駆動トランジスタ及び第2負荷トランジスタの下側ソース/ドレインを互いに接続し、第1駆動トランジスタ及び第1負荷トランジスタのゲートに接続し、第1アクセストランジスタ、第1駆動トランジスタ及び第1負荷トランジスタの第1配置と、第2アクセストランジスタ、第2駆動トランジスタおよび第2負荷トランジスタの第2配置とを互いに対称に配置する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)