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1. (WO2009123262) ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/123262    国際出願番号:    PCT/JP2009/056807
国際公開日: 08.10.2009 国際出願日: 01.04.2009
IPC:
H03K 19/0185 (2006.01)
出願人: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka, 5458522 (JP) (米国を除く全ての指定国).
NISHIDA, Yasuhiro; (米国のみ)
発明者: NISHIDA, Yasuhiro;
代理人: HARAKENZO WORLD PATENT & TRADEMARK; Daiwa Minamimorimachi Building, 2-6, Tenjinbashi 2-chome Kita, Kita-ku, Osaka-shi, Osaka 5300041 (JP)
優先権情報:
2008-097187 03.04.2008 JP
発明の名称: (EN) LEVEL SHIFTER CIRCUIT WITH LATCH FUNCTION, DISPLAY ELEMENT DRIVE CIRCUIT, AND LIQUID CRYSTRAL DISPLAY DEVICE
(FR) CIRCUIT DE DÉCALAGE DE NIVEAU AVEC UNE FONCTION DE VERROUILLAGE, CIRCUIT DE PILOTE D'ÉLÉMENT D'AFFICHAGE ET DISPOSITIF D'AFFICHAGE À CRISTAUX LIQUIDES
(JA) ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置
要約: front page image
(EN)A level shifter circuit with a latch function which has a small layout area is realized even when used in a liquid crystal display device with a high drive voltage. A level shifter circuit with a latch function (4d) level-shifts an input signal (IN)/inverting input signal (INB) to an output signal (OUT)/inverting output signal (OUTB) and maintains the input signal (IN)/inverting input signal (INB) according to a latch signal (LS). Further, the level shifter circuit with the latch function (4d) is configured from two pieces of 3V-system MOS transistors constituting seven pieces of 10V-system MOS transistors (MP1)/ (MP2)/(MN1) to (MN5) and an inverter (INV1), thus making it possible to reduce the layout area more than before.
(FR)L'invention porte sur un circuit de décalage de niveau avec une fonction de verrouillage qui a une petite surface d'implantation, qui est obtenu même lorsqu'il est utilisé dans un dispositif d'affichage à cristaux liquides avec une tension de commande élevée. Un circuit de décalage de niveau avec une fonction de verrouillage (4d) décale de niveau un signal d'entrée (IN)/un signal d'entrée inversé (INB) sur un signal de sortie (OUT)/signal de sortie inversé (OUTB) et maintient le signal d'entrée (IN)/signal d'entrée inversé (INB) conformément à un signal de verrouillage (LS). En outre, le circuit de décalage de niveau avec la fonction de verrouillage (4d) est configuré à partir de deux éléments de transistors MOS à système 3V constituant sept éléments de transistors MOS à système 10V (MP1)/(MP2)/(MN1) à (MN5) et un inverseur (INV1), rendant ainsi possible de réduire la surface d'implantation davantage que précédemment.
(JA) 駆動電圧の高い液晶表示装置に用いられる場合でも、レイアウト面積の小さいラッチ機能付きレベルシフタ回路を実現することを目的とする。  本発明のラッチ機能付きレベルシフタ回路(4d)は、入力信号(IN)・反転入力信号(INB)を出力信号(OUT)・反転出力信号(OUTB)にレベルシフトするとともに、ラッチ信号(LS)に基づいて、入力信号(IN)・反転入力信号(INB)を保持する。また、ラッチ機能付きレベルシフタ回路(4d)は、7個の10V系のMOSトランジスタ(MP1)・(MP2)・(MN1)~(MN5)およびインバータ(INV1)を構成する2個の3V系のMOSトランジスタで構成されるので、従来に比べレイアウト面積を縮小できる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)