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1. (WO2009122854) 配線基板、その配線基板を用いた半導体装置。
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/122854    国際出願番号:    PCT/JP2009/054276
国際公開日: 08.10.2009 国際出願日: 06.03.2009
IPC:
H05K 3/32 (2006.01), H01L 23/12 (2006.01), H05K 3/28 (2006.01)
出願人: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-Cho, Abeno-Ku, Osaka-Shi, Osaka, 5458522 (JP) (米国を除く全ての指定国).
NAKAHAMA, Hiroki; (米国のみ)
発明者: NAKAHAMA, Hiroki;
代理人: SANO, Shizuo; Tenmabashi-Yachiyo Bldg. Bekkan, 2-6, Tenmabashi-Kyomachi, Chuo-Ku, Osaka-Shi, Osaka, 5400032 (JP)
優先権情報:
2008-096817 03.04.2008 JP
発明の名称: (EN) WIRING BOARD AND SEMICONDUCTOR DEVICE USING THE WIRING BOARD
(FR) TABLEAU DE CONNEXIONS ET DISPOSITIF À SEMI-CONDUCTEURS UTILISANT LE TABLEAU DE CONNEXIONS
(JA) 配線基板、その配線基板を用いた半導体装置。
要約: front page image
(EN)Provided is a wiring board wherein a circuit is not short-circuited when an IC chip is mounted on the wiring board. A wiring board (2) is provided with a substrate (4); wiring layers (5-8), which are formed on a surface of the substrate (4) and have prescribed wiring patterns; connecting terminals (9-12), which are formed on a part of the wiring layers (5-8) and electrically connected with bumps (18-21) of an integrated circuit chip (IC chip) (3); a mounting region (14), which is arranged on the surface of the substrate (4) and has the integrated circuit chip (3) mounted therein; and an insulating layer (13), which is formed on the surface of the substrate (4) so as to surround the circumference of the mounting region (14) for protecting wiring layers (5-8). A part of the insulating layer (13) is arranged inside the mounting region (14), and the thickness of the insulating layer (13) is more than that of the bumps (18-21) of the integrated circuit chip (3).
(FR)La présente invention concerne un tableau de connexions dans lequel un circuit n’est pas court-circuité lorsqu’une puce de circuit intégré est montée sur le tableau de connexions. Un tableau de connexions (2) est doté d’un substrat (4) ; de couches de câblage (5-8), qui sont formées sur une surface du substrat (4) et ont des motifs de câblage prédéfinis ; de bornes de connexion (9-12) qui sont formées sur une partie des couches de câblage (5-8) et sont électriquement connectées à des bosses (18-21) d’une puce de circuit intégré (puce CI) (3) ; d’une région de montage (14) qui est disposée sur la surface du substrat (4) et a la puce de circuit intégré (3) montée sur celle-ci ; et d’une couche isolante (13) qui est formée sur la surface du substrat (4) de manière à entourer la circonférence de la région de montage (14) afin de protéger les couches de câblage (5-8). Une partie de la couche isolante (13) est disposée à l’intérieur de la région de montage (14) et l’épaisseur de la couche isolante (13) est supérieure à celle des bosses (18-21) de la puce du circuit intégré (3).
(JA) ICチップを搭載する際に、回路が短絡しない配線基板を提供する。この配線基板(2)は、基板(4)と、基板(4)の表面上に形成され、所定の配線パターンを有する配線層(5~8)と、配線層(5~8)の一部に形成され、集積回路チップ(ICチップ)(3)のバンプ(18~21)と電気的に接続される接続端子(9~12)と、基板(4)表面に設けられ、集積回路チップ(3)が実装される実装領域(14)と、実装領域(14)の周囲を囲むように基板(4)の表面上に形成され、配線層(5~8)を保護する絶縁層(13)とを備えている。そして、絶縁層(13)の一部は、実装領域(14)の内側に配されており、絶縁層(13)の厚みは、集積回路チップ(3)のバンプ(18~21)の厚みよりも大きい。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)