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1. (WO2009119484) 除算回路、半導体集積回路及びその製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/119484    国際出願番号:    PCT/JP2009/055619
国際公開日: 01.10.2009 国際出願日: 23.03.2009
IPC:
G06F 7/535 (2006.01)
出願人: NEC Corporation [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo, 1088001 (JP) (米国を除く全ての指定国).
INUI, Shigeto [JP/JP]; (JP) (米国のみ)
発明者: INUI, Shigeto; (JP)
代理人: MARUYAMA, Takao; MARUYAMA PATENT OFFICE, SAM Build. 3floor, 38-23, Higashi-Ikebukuro 2-chome, Toshima-ku, Tokyo 1700013 (JP)
優先権情報:
2008-078791 25.03.2008 JP
発明の名称: (EN) DIVISION CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT, AND METHOD FOR MANUFACTURING THE SAME
(FR) CIRCUIT DE DIVISION, CIRCUIT INTÉGRÉ SEMICONDUCTEUR ET PROCÉDÉ DE FABRICATION DE CEUX-CI
(JA) 除算回路、半導体集積回路及びその製造方法
要約: front page image
(EN)It is possible to provide a division circuit having a short wiring length for dividing a quotient. It is also possible to provide a semiconductor circuit using the division circuit and a method for manufacturing the same. Bit slice units (5) are divided into a first bit slice unit group (5a) for managing calculation of the most significant bit side and a second bit slice unit group (5b) for managing calculation of the least significant bit side. A quotient selection circuit (1) is arranged between the first and the second bit slice unit group. In the first bit slice unit group (5a), the bit slice units (5) corresponding the lower half and the bit slice units (5) corresponding to the upper half of the most significant bits are alternately arranged. The portions corresponding to the upper half are successively arranged from the side of the quotient selection circuit (1) while the portions of the lower half are successively arranged from the opposite side of the quotient selection circuit (1). In the second bit slice unit (5b), the bit slice units (5) corresponding to the least significant bit are successively arranged from the side of the quotient selection circuit (1).
(FR)L'invention porte sur un circuit de division ayant une longueur de câblage courte pour diviser un quotient. L'invention porte également sur un circuit semiconducteur utilisant le circuit de division et sur un procédé pour le fabriquer. Des unités de tranche de bits (5) sont divisées en un premier groupe d'unités de tranche de bits (5a) pour gérer le calcul du côté du bit le plus significatif (MSB) et un second groupe d'unités de tranche de bits (5b) pour gérer le calcul du côté du bit le moins significatif (LSB). Un circuit de sélection de quotient (1) est agencé entre les premier et second groupes d'unités de tranche de bits. Dans le premier groupe d'unités de tranche de bits (5a), les unités de tranche de bits (5) correspondant à la moitié inférieure et les unités de tranche de bits (5) correspondant à la moitié supérieure des bits les plus significatifs sont agencées de façon alternée. Les parties correspondant à la moitié supérieure sont successivement agencées à partir du côté du circuit de sélection de quotient (1) tandis que les parties de la moitié inférieure sont successivement agencées à partir du côté opposé du circuit de sélection de quotient (1). Dans la seconde unité de tranche de bits (5b), les unités de tranche de bits (5) correspondant aux bits les moins significatifs sont successivement agencées à partir du côté du circuit de sélection de quotient (1).
(JA) 商を分配するための配線長が短い除算回路及びこれを備えた半導体集積回路並びにその製造方法を提供する。  ビットスライス部5は、上位ビット側の演算を司る第1のビットスライス部群5aと下位ビット側の演算を司る第2のビットスライス部群5bとに分割されており、第1及び第2のビットスライス部群の間に商選択回路1が配置されており、第1のビットスライス部群5aは、上位ビットの下半分に対応するビットスライス部5と上半分に対応するビットスライス部5とが交互に、上半分に対応する分は商選択回路1側から順に、下半分に対応する分は商選択回路1とは反対側から順に配列されており、第2のビットスライス部5bは、下位ビットに対応するビットスライス部5が商選択回路1側から順に配列されている。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)