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1. (WO2009118999) 半導体装置ならびに多層配線基板および半導体装置の製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/118999    国際出願番号:    PCT/JP2009/000719
国際公開日: 01.10.2009 国際出願日: 19.02.2009
IPC:
H01L 23/12 (2006.01), H01L 21/60 (2006.01), H05K 3/34 (2006.01), H05K 3/46 (2006.01)
出願人: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka, 5718501 (JP) (米国を除く全ての指定国).
HAGIHARA, Kiyomi; (米国のみ)
発明者: HAGIHARA, Kiyomi;
代理人: KAMADA, Koichi; 8th Fl., UMEDA PLAZA BLDG. ANNEX, 4-3-25, Nishitenma, Kita-ku, Osaka-shi, Osaka 5300047 (JP)
優先権情報:
2008-077557 25.03.2008 JP
2009-001253 07.01.2009 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE, MULTILAYER WIRING BOARD AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR, CARTE DE CÂBLAGE MULTICOUCHE ET PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置ならびに多層配線基板および半導体装置の製造方法
要約: front page image
(EN)A semiconductor device (1) is provided with a multilayer wiring board (4) and a semiconductor chip (2) mounted on the multilayer wiring board (4). Electrode pads (3) of the semiconductor chip (2) are composed of first electrode pads (3a) which include electrode pads arranged in proximity to respective corners of a rear surface (2a) of the semiconductor chip (2), and other second electrode pads (3b). Connecting pads (5) on the multilayer wiring board (4) are composed of first connecting pads (5a) connected to the first electrode pads (3a) through bumps (7), and second connecting pads (5b) connected to the second electrode pads (3b) through the bumps (7). The first connecting pads (5a) are supported by a first insulating region (41) composed of a thermoplastic resin, and the second connection pads (5b) are supported by a second insulating region (42) composed of a thermosetting resin.
(FR)L'invention porte sur un dispositif à semi-conducteur (1) qui inclut une carte de câblage multicouche (4) et une puce de semi-conducteur (2) montée sur la carte de câblage multicouche (4). Des plots d'électrode (3) de la puce de semi-conducteur (2) sont composés de premiers plots d'électrode (3a) qui incluent des plots d'électrode agencés à proximité de coins respectifs d'une surface arrière (2a) de la puce de semi-conducteur (2), et d'autres seconds plots d'électrode (3b). Des plots de connexion (5), sur la carte de câblage multicouche (4), sont composés de premiers plots de connexion (5a) connectés aux premiers plots d'électrode (3a) par des bossages (7), et de seconds plots de connexion (5b) connectés aux seconds plots d'électrode (3b) par les bossages (7). Les premiers plots de connexion (5a) sont supportés par une première région isolante (41) composée d'une résine thermoplastique, et les seconds plots de connexion (5b) sont supportés par une seconde région isolante (42) composée d'une résine thermodurcissable.
(JA) 半導体装置(1)は、多層配線基板(4)とこの多層配線基板(4)上に実装される半導体チップ(2)を備えている。半導体チップ(2)の電極パッド(3)は、半導体チップ(2)の裏面(2a)の各角に近接して配置された電極パッドを含む第1電極パッド(3a)と、それ以外の第2電極パッド(3b)とからなっている。多層配線基板(4)上の接続パッド(5)は、第1電極パッド(3a)とバンプ(7)を介して接続された第1接続パッド(5a)と、第2電極パッド(3b)とバンプ(7)を介して接続された第2接続パッド(5b)とからなっている。第1接続パッド(5a)は、熱可塑性樹脂で構成された第1絶縁領域(41)で支持されており、第2接続パッド(5b)は、熱硬化性樹脂で構成された第2絶縁領域(42)で支持されている。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)