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1. (WO2009110049) 半導体装置とその製造方法
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2009/110049 国際出願番号: PCT/JP2008/052566
国際公開日: 11.09.2009 国際出願日: 15.02.2008
IPC:
H01L 29/786 (2006.01) ,H01L 21/28 (2006.01) ,H01L 21/336 (2006.01)
出願人: MASUOKA, Fujio[JP/JP]; JP (UsOnly)
KUDO, Tomohiko[JP/JP]; JP (UsOnly)
ARAI, Shintaro[JP/JP]; JP (UsOnly)
NAKAMURA, Hiroki[JP/JP]; JP (UsOnly)
Unisantis Electronics (Japan) Ltd.[JP/JP]; 2F, Fujilight Shinkawa Bldg., 22-11, Shinkawa 1-chome, Chuo-ku, Tokyo 1040033, JP (AllExceptUS)
発明者: MASUOKA, Fujio; JP
KUDO, Tomohiko; JP
ARAI, Shintaro; JP
NAKAMURA, Hiroki; JP
代理人: KUMAKURA, Yoshio; NAKAMURA & PARTNERS Shin-Tokyo Bldg. 3-1, Marunouchi 3-chome Chiyoda-ku, Tokyo 1008355, JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
(FR) DISPOSITIF SEMICONDUCTEUR ET PROCÉDÉ POUR SA FABRICATION
(JA) 半導体装置とその製造方法
要約: front page image
(EN) A manufacturing method of SGT, which comprises a manufacturing process where a metal is used for a gate electrode and metal contamination is considered and with which a structure for making resistance of a gate to be low, and desired gate length, source/drain shapes and diameter of a columnar semiconductor can be obtained, is provided. The method comprises a process for forming a first columnar conduction- type semiconductor layer on a planar semiconductor layer, a process for forming a first second conduction-type semiconductor layer on the planar semiconductor layer, a process for forming a gate insulating film and the gate electrode formed of the metal at a periphery of the first conduction-type semiconductor, a process for forming insulating films on an upper part of the gate, an upper side wall of the first conduction-type semiconductor layer and a side wall of the gate as side wall shapes, a process for forming a second second conduction-type semiconductor layer at an upper part of the first conduction-type semiconductor layer, a process for forming a compound of the metal and the semiconductor in the first and second second conduction-type semiconductor layers and the gate electrode, and a process for forming contacts on the first and second second conduction-type semiconductor layers.
(FR) L'invention concerne un procédé de fabrication d'un transistor à grille enveloppante (surrounding gate transistor, SGT), comprenant un processus de fabrication où un métal est utilisé pour une électrode de grille et où la contamination par le métal est prise en considération, et permettant d'obtenir une structure destinée à abaisser la résistance de la grille, une longueur souhaitée de la grille, des formes appropriées de la source et du drain, et un diamètre adéquat d'un semiconducteur colonnaire. Le procédé comprend un processus destiné à former une couche colonnaire de semiconducteur d'un premier type de conduction sur une couche semiconductrice plane, un processus destiné à former une première couche de semiconducteur d'un deuxième type de conduction sur la couche semiconductrice plane, un processus destiné à former un film isolant de grille et une électrode de grille formée de métal à la périphérie de la couche de semiconducteur du premier type de conduction, un processus destiné à former des films isolants sur une partie supérieure de la grille, une paroi latérale supérieure de la couche de semiconducteur du premier type de conduction et une paroi latérale de la grille sous la forme de parois latérales, un processus destiné à former une deuxième couche de semiconducteur du deuxième type de conduction sur la partie supérieure de la couche de semiconducteur du premier type de conduction, un processus destiné à former un composé du métal et du semiconducteur dans les première et deuxième couches de semiconducteur du deuxième type de conduction et l'électrode de grille, et un processus destiné à former des contacts sur les première et deuxième couches de semiconducteur du deuxième type de conduction.
(JA)  ゲート電極にメタルを用い、メタル汚染を考慮した製造工程を含み、ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるSGTの製造方法を提供する。 平面状半導体層上に柱状の第1導電型半導体層を形成する工程と、平面状半導体層に第1の第2導電型半導体層を形成する工程と、第1導電型半導体層の周囲にゲート絶縁膜及び金属からなるゲート電極を形成する工程と、ゲートの上部且つ第1導電型半導体層の上部側壁、及びゲートの側壁に絶縁膜をサイドウォール状に形成する工程と、第1導電型半導体層の上部に第2の第2導電型半導体層を形成する工程と、第1及び第2の第2導電型半導体層とゲート電極に金属と半導体の化合物を形成する工程と、第1及び第2の第2導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)