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1. (WO2009091008) 遅延回路および遅延回路システム
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/091008    国際出願番号:    PCT/JP2009/050491
国際公開日: 23.07.2009 国際出願日: 15.01.2009
予備審査請求日:    16.11.2009    
IPC:
H03K 5/13 (2006.01), G06F 1/06 (2006.01), G06F 3/00 (2006.01)
出願人: Nagasaki University, National University Corporation [JP/JP]; 1-14, Bunkyo-machi, Nagasaki-shi Nagasaki 8528521 (JP) (米国を除く全ての指定国).
SHINDENGEN ELECTRIC MANUFACTURING CO., LTD. [JP/JP]; 2-1, Otemachi 2-chome, Chiyoda-ku, Tokyo 1000004 (JP) (米国を除く全ての指定国).
KUROKAWA, Fujio [JP/JP]; (JP) (米国のみ)
発明者: KUROKAWA, Fujio; (JP)
代理人: KUBOTA, Chikashi; 1710, White Tower Hamamatsucho 13-2, Hamamatsucho 1-chome Minato-ku, Tokyo 1050013 (JP)
優先権情報:
2008-006317 15.01.2008 JP
発明の名称: (EN) DELAY CIRCUIT AND DELAY CIRCUIT SYSTEM
(FR) CIRCUIT À RETARD ET SYSTÈME DE CIRCUIT À RETARD
(JA) 遅延回路および遅延回路システム
要約: front page image
(EN)Provided are a delay circuit and a delay circuit system that can generate delays with fine resolution, and for which circuit design is simple. A delay circuit (1) has an impedance circuit, one end of which is connected to the input signal path of a detection circuit (11) and the other end of which is connected to ground. The impedance circuit (12) includes a plurality of switches (SWk) that change the impedance of the whole impedance circuit (12) when ON control signals or OFF control signals are inputted. The impedance of the impedance circuit (12) is changed by combining ON states and OFF states of the plurality of switches, thereby changing the delay time generated by the detection circuit (11).
(FR)L'invention concerne un circuit à retard et un système de circuit à retard pouvant générer des retards avec une résolution fine, et pour lesquels la conception de circuit est simple. Un circuit à retard (1) présente un circuit d'impédance, dont une extrémité est reliée au chemin de signal d'entrée d'un circuit de détection (11) et l'autre extrémité est reliée à la terre. Le circuit d'impédance (12) comprend une pluralité de commutateurs (SWk) qui modifient l'impédance du circuit d'impédance (12) entier lorsque des signaux de commande MARCHE ou des signaux de commande ARRÊT sont entrés. L'impédance du circuit d'impédance (12) est modifiée parcombinaison d'états MARCHE et d'états ARRÊT de la pluralité de commutateurs, modifiant ainsi le temps de retard généré par le circuit de détection (11).
(JA)【課題】解像度が微細な遅延を生成でき、かつ回路設計も容易な遅延回路および遅延回路システムを提供する。【解決手段】一方端が検出回路11の入力信号経路に接続され他方端がグランドに接続されたインピーダンス回路を有する遅延回路1であって、インピーダンス回路12には、オン制御信号またはオフ制御信号がそれぞれ入力されたときにインピーダンス回路12の全体のインピーダンスを変える複数のスイッチSWkが含まれ、複数のスイッチのオン状態またはオフ状態の組み合わせによりインピーダンス回路11のインピーダンスを変えることで、検出回路12が生成する遅延時間を変化させる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)