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1. (WO2009091004) 薄膜トランジスタ基板および表示デバイス
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/091004    国際出願番号:    PCT/JP2009/050482
国際公開日: 23.07.2009 国際出願日: 15.01.2009
IPC:
H01L 29/786 (2006.01), C22C 21/00 (2006.01), G02F 1/1368 (2006.01), G09F 9/30 (2006.01), H01L 21/336 (2006.01)
出願人: KABUSHIKI KAISHA KOBE SEIKO SHO [JP/JP]; 10-26, Wakinohama-cho 2-chome, Chuo-ku, Kobe-shi, Hyogo 6518585 (JP) (米国を除く全ての指定国).
OCHI, Mototaka; (米国のみ).
KAWAKAMI, Nobuyuki; (米国のみ).
TOMIHISA, Katsufumi; (米国のみ).
GOTO, Hiroshi; (米国のみ)
発明者: OCHI, Mototaka; .
KAWAKAMI, Nobuyuki; .
TOMIHISA, Katsufumi; .
GOTO, Hiroshi;
代理人: OGURI, Shohei; Eikoh Patent Firm, 7-13, Nishi-Shimbashi 1-chome, Minato-ku, Tokyo 1050003 (JP)
優先権情報:
2008-007221 16.01.2008 JP
発明の名称: (EN) THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE
(FR) SUBSTRAT DE TRANSISTOR À COUCHES MINCES ET DISPOSITIF D'AFFICHAGE
(JA) 薄膜トランジスタ基板および表示デバイス
要約: front page image
(EN)Provided is a thin film transistor substrate wherein deterioration of dry etching rates of a source electrode and a drain electrode and etching residuals are not generated and a barrier metal between a semiconductor layer and a wiring metal, such as the source electrode and the drain electrode, can be eliminated. A display device is also provided. The thin film transistor substrate is provided with a semiconductor layer (1), a source electrode (2), a drain electrode (3) and a transparent conductive film (4). The source electrode (2) and the drain electrode (3) are composed of an Al alloy thin film, which is formed by patterning wherein dry etching is employed and contains a Si and/or Ge of 0.1-1.5 atm%, a Ni and/or Co of 0.1-3.0 atm% and a La and/or Nd of 0.1-0.5 atm%, and the thin film transistor is directly connected to the semiconductor layer (1).
(FR)L'invention porte sur un substrat de transistor à couches minces dans lequel une diminution de vitesse de gravure sèche d'une électrode de source et d'une électrode de drain n'apparaît pas, des résidus de gravure ne sont pas générés et un métal barrière entre une couche semi-conductrice et un métal de câblage, tel que l'électrode de source et l'électrode de drain, peut être éliminé. Un dispositif d'affichage est également décrit. Le substrat de transistor à couches minces inclut une couche semi-conductrice (1), une électrode de source (2), une électrode de drain (3) et un film conducteur transparent (4). L'électrode de source (2) et l'électrode de drain (3) sont composées d'une couche mince d'alliage Al, qui est formée par une formation des motifs dans laquelle une gravure sèche est employée et contient Si et/ou Ge en % atomique de 0,1 à 1,5, Ni et/ou Co en % atomique de 0,1 à 3,0 et La et/ou Nd en % atomique de 0,1 à 0,5, et le transistor à couches minces est directement connecté à la couche semi-conductrice (1).
(JA) 本発明は、ソース電極とドレイン電極のドライエッチングレートの低下や、エッチング残さを引き起こすことがなく、半導体層と、ソース電極やドレイン電極といった配線金属の間からバリアメタルを省略することができる薄膜トランジスタ基板および表示デバイスを提供する。本発明は、半導体層1、ソース電極2、ドレイン電極3、透明導電膜4を有する薄膜トランジスタ基板において、ソース電極2とドレイン電極3は、ドライエッチング法によるパターニングで形成されたSi及び/又はGe:0.1~1.5 原子%、Ni及び/又はCo:0.1~3.0原子%、La及び/又はNd:0.1~0.5 原子%を含有するAl合金薄膜より成り、半導体層1と直接接続している薄膜トランジスタに関する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)