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1. (WO2009090892) 不揮発性ランダムアクセスメモリ
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/090892    国際出願番号:    PCT/JP2009/050013
国際公開日: 23.07.2009 国際出願日: 06.01.2009
IPC:
H01L 27/105 (2006.01), G11C 16/02 (2006.01), G11C 16/04 (2006.01), H01L 21/8242 (2006.01), H01L 21/8247 (2006.01), H01L 27/108 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
出願人: Sharp Kabushiki Kaisha [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (米国を除く全ての指定国).
UEDA, Naoki [JP/--]; (米国のみ)
発明者: UEDA, Naoki;
代理人: MASAKI, Yoshifumi; Yodoyabashi NAO Bldg. 3-6, Imabashi 4-chome Chuo-ku, Osaka-shi, Osaka 5410042 (JP)
優先権情報:
2008-009746 18.01.2008 JP
発明の名称: (EN) NONVOLATILE RANDOM ACCESS MEMORY
(FR) MÉMOIRE VIVE NON VOLATILE
(JA) 不揮発性ランダムアクセスメモリ
要約: front page image
(EN)Provided is a nonvolatile random access memory which can be mounted on a substrate within a standard CMOS process. The memory cell (1) is provided with a first MIS transistor (2), which has a first conductivity type first semiconductor layer (6) in an electrically floating state, second conductivity type first drain region (8) and first source region (10) which are formed on a surface of the first semiconductor layer (6), and a first gate electrode (14) formed above the surface of the first semiconductor layer (6) with a first gate insulating film (12) in between; and a second MIS transistor (3), which has a first conductivity type second semiconductor layer (7) insulated from the first semiconductor layer (6), second conductivity type second drain region (9) and second source region (11) which are formed on the surface of the second semiconductor layer (7), and a second gate electrode (15) formed above the surface of the second semiconductor layer (7) with a second gate insulating film (13) in between. A floating gate in an electrically floating state is configured by electrically connecting the first gate electrode (14) and the second gate electrode (15) to each other.
(FR)L'invention concerne une mémoire vive non volatile pouvant être montée sur un substrat dans un procédé CMOS standard. La cellule de mémoire (1) est dotée d'un premier transistor MIS (2), ayant une première couche de semi-conducteur (6) d'un premier type de conductivité dans un état de flottaison électrique, une première région de drain (8) d'un second type de conductivité et une première région de source (10) formées sur une surface de la première couche de semi-conducteur (6), et une première électrode de grille (14) formée au-dessus de la surface de la première couche de semi-conducteur (6) avec un premier film d'isolation de grille (12) intercalé ; et un second transistor MIS (3), ayant une seconde couche de semi-conducteur d'un premier type de conductivité (7) isolée de la première couche de semi-conducteur (6), une seconde région de drain d'un second type de conductivité (9) et une seconde région de source (11) formées sur la surface de la seconde couche de semi-conducteur (7), et une seconde électrode de grille (15) formée au-dessus de la surface de la seconde couche de semi-conducteur (7) avec un second film d'isolation de grille (13) intercalé. Une grille flottante dans un état de flottaison électrique est configurée en reliant électriquement la première électrode de grille (14) et la seconde électrode de grille (15) l'une à l'autre.
(JA) 標準的なCMOSプロセス工程内で基板上に実装可能な不揮発性ランダムアクセスメモリを提供する。メモリセルセル1が、電気的に浮遊状態の第1導電型の第1半導体層6、第1半導体層6表面に形成された第2導電型の第1ドレイン領域8と第1ソース領域10、及び、第1半導体層6表面の上方に第1ゲート絶縁膜12を介して形成された第1ゲート電極14を有してなる第1MISトランジスタ2と、第1半導体層6から絶縁された第1導電型の第2半導体層7、第2半導体層7表面に形成された第2導電型の第2ドレイン領域9及び第2ソース領域11と、第2半導体層7表面の上方に第2ゲート絶縁膜13を介して形成された第2ゲート電極15を有してなる第2MISトランジスタ3を備え、第1ゲート電極14と第2ゲート電極15が相互に電気的に接続されて電気的に浮遊状態の浮遊ゲートを構成している。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)