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1. (WO2009087769) テストパターン生成方法、装置及びプログラム
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/087769    国際出願番号:    PCT/JP2008/050181
国際公開日: 16.07.2009 国際出願日: 10.01.2008
IPC:
G01R 31/28 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa, 2118588 (JP) (米国を除く全ての指定国).
MARUYAMA, Daisuke [JP/JP]; (JP) (米国のみ)
発明者: MARUYAMA, Daisuke; (JP)
代理人: TAKEUCHI, Susumu; 8 Floor, Atago Mark Building 25-47, Nishi-Shinbashi 3-chome, Minato-ku, Tokyo, 1050003 (JP)
優先権情報:
発明の名称: (EN) TEST PATTERN GENERATING METHOD, DEVICE, AND PROGRAM
(FR) PROCÉDÉ, DISPOSITIF ET PROGRAMME DE GÉNÉRATION DE MOTIF DE TEST
(JA) テストパターン生成方法、装置及びプログラム
要約: front page image
(EN)A test pattern generating device generates a test pattern to a semiconductor circuit provided with first and second common circuits each having a scan chain for giving the test pattern to confirm the operation of the circuit from the outside of the circuit and a non-common circuit other than the first and second common circuits. The test pattern generating device creates a set of scan chains and a set of virtual failures for each of the first and second common circuits, determines any of the first and second common circuits as a first test target common circuit, performs the detection of an ATPG and a circuit failure for the determined first test target common circuit, followed by the diversion of the test pattern generated by the success of the ATPG for the first test target common circuit to the common circuit determined as a second test target to detect an ATPG and a circuit failure in a non-common circuit portion.
(FR)L'invention porte sur un dispositif de génération de motif de test, qui génère un motif de test sur un circuit à semi-conducteurs comportant des premier et deuxième circuits communs ayant chacun une chaîne de balayage pour donner le motif de test afin de confirmer le fonctionnement du circuit depuis l'extérieur du circuit, et un circuit non commun autre que les premier et deuxième circuits communs. Le dispositif de génération de motif de test crée un ensemble de chaînes de balayage et un ensemble de défauts virtuels pour chacun des premier et deuxième circuits communs, il détermine l'un quelconque parmi les premier et deuxième circuits communs comme premier circuit commun cible de test, il effectue la détection d'une génération de motif de test automatique (ATPG) et d'un défaut de circuit pour le premier circuit commun cible de test déterminé, ceci étant suivi par le passage du motif de test généré par le succès de la génération de motif de test automatique pour le premier circuit commun cible de test, au circuit commun déterminé comme étant une deuxième cible de test pour détecter une génération de motif de test automatique et un défaut de circuit dans une partie de circuit non commune.
(JA) テストパターン生成装置は、回路の外部からテストパターンを与えて回路の動作を確認するスキャンチェーンをそれぞれ有する第1及び第2の共通回路と、第1及び第2の共通回路以外の非共通回路とを備えた半導体回路に対するテストパターンを生成する。第1及び第2の共通回路毎にスキャンチェーンの集合と仮定故障の集合を作成し、第1及び第2の共通回路のいずれかを、第1のテスト対象の共通回路として決定し、決定された第1のテスト対象の共通回路に対するATPG及び回路故障の検出を行った後に、第1のテスト対象の共通回路についてのATPGの成功で生成されたテストパターンを第2のテスト対象して決定された共通回路に流用して非共通回路部分のATPG及び回路故障の検出を行う。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)