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World Intellectual Property Organization
1. (WO2009081667) 半導体装置

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/081667    国際出願番号:    PCT/JP2008/070474
国際公開日: 02.07.2009 国際出願日: 11.11.2008
H01L 29/739 (2006.01), H01L 29/12 (2006.01), H01L 29/78 (2006.01)
出願人: TOYOTA JIDOSHA KABUSHIKI KAISHA [JP/JP]; 1, Toyota-cho, Toyota-shi, Aichi 4718571 (JP) (米国を除く全ての指定国).
NISHIDA, Shuichi [JP/JP]; (JP) (米国のみ).
OHNISHI, Toyokazu [JP/JP]; (JP) (米国のみ).
SHOJI, Tomoyuki [JP/JP]; (JP) (米国のみ)
発明者: NISHIDA, Shuichi; (JP).
OHNISHI, Toyokazu; (JP).
SHOJI, Tomoyuki; (JP)
代理人: KAI-U PATENT LAW FIRM; NISSEKI MEIEKI BUILDING 7F 45-14, Meieki 2-chome Nakamura-ku, Nagoya-shi, Aichi 4500002 (JP)
2007-330404 21.12.2007 JP
(JA) 半導体装置
要約: front page image
(EN)Provided is a technology of further reducing an on-resistance (or on-voltage) of a vertical semiconductor device having a carrier blocking layer. A semiconductor substrate (20) of a semiconductor device (10) is provided with a channel region (10A) and a non-channel region (10B). In the channel region (10A), an emitter region (26) which is brought into contact with a side surface of a trench gate (30) and electrically connected to an emitter electrode (28) is arranged. In a body region (25) of the non-channel region (10B), the emitter region (26) is not arranged. In the plan view, the ratio of an area occupied by the carrier blocking layer (52) arranged in the non-channel region (10B) to the non-channel region (10B) is higher than the ratio of an area occupied by the carrier blocking layer (52) arranged in the channel region (10A) to the channel region (10A).
(FR)L'invention porte sur une technologie consistant à réduire davantage une résistance à l'état actif (ou tension à l'état actif) d'un dispositif à semi-conducteurs vertical muni d'une couche de blocage de porteurs. Un substrat semi-conducteur (20) d'un dispositif à semi-conducteurs (10) comporte une région de canal (10A) et une région de non-canal (10B). Dans la région de canal (10A) est agencée une région d'émetteur (26) mise en contact avec une surface latérale d'une grille en tranchée (30) et électriquement connectée à une électrode d'émetteur (28). Dans la région de corps (25) de la région de non-canal (10B), la région d'émetteur (26) n'est pas agencée. Dans une vue en plan, le rapport d'une surface occupée par la couche de blocage de porteurs (52) agencée dans la région de non-canal (10B) sur la région de non-canal (10B) est supérieur au rapport d'une surface occupée par la couche de blocage de porteurs (52) agencée dans la région de canal (10A) sur la région de canal (10A).
(JA) キャリア遮蔽層を有する縦型の半導体装置において、よりオン抵抗(又はオン電圧)を低減する技術を提供する。  半導体装置10の半導体基板20は、チャネル区域10Aと非チャネル区域10Bを有している。チャネル区域10Aには、トレンチゲート30の側面に接するとともにエミッタ電極28に電気的に接続されているエミッタ領域26が設けられている。非チャネル区域10Bのボディ領域25には、エミッタ領域26が設けられていない。平面視したときに、非チャネル区域10Bに配置されているキャリア遮蔽層52の非チャネル区域10Bに占める占有面積比がチャネル区域10Aに配置されているキャリア遮蔽層52のチャネル区域10Aに占める占有面積比よりも高い。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)