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1. WO2009047865 - 受信回路、受信回路のADコンバータの変換テーブル作成方法、および信号伝送システム

Document

明 細 書

発明の名称 受信回路、受信回路のADコンバータの変換テーブル作成方法、および信号伝送システム

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015  

発明の開示

発明が解決しようとする課題

0016   0017   0018  

課題を解決するための手段

0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032  

図面の簡単な説明

0033   0034  

発明を実施するための最良の形態

0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092  

産業上の利用可能性

0093  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19  

明 細 書

受信回路、受信回路のADコンバータの変換テーブル作成方法、および信号伝送システム

技術分野

[0001]
 本発明は、チップ内の複数の回路ブロック間での信号伝送、あるいはLSIチップ間の信号伝送、ボード間や筐体間の信号伝送を行う高速な送受信システム、このシステムを構成する受信回路に関する。

背景技術

[0002]
 図1は、高速な信号伝送システムの概略構成を示す図である。図1に示すように、信号伝送システムは、送信回路1と、伝送線路2と、受信回路3と、を有する。送信回路1では、低速のパラレルデータをマルチプレクサ(MUX)11にてシリアルデータに変換し、伝送線路2の特性インピーダンスと同じ出力インピーダンスを有するドライバ(Driver)12により、シリアルデータを伝送線路2に出力する。シリアルデータは、伝送線路2を介して受信回路3に入力される。受信回路3で受信される入力受信波形は、伝送線路2の特性により劣化する。具体的には、高周波数成分が損失して波形に鈍りが生じる。
[0003]
 送信されるデータは、”0”と”1”(または”-1”と”+1”)の2値データであり、伝送線路2での劣化が小さい場合には、下側に”0”と”1”の列で示すシリアルデータに対する入力受信波形は、図2の(A)に示すような信号波形となる。この受信信号波形であれば、破線で示したレベルに閾値レベルを設定してコンパレータで判定することにより、受信したデータを正しく再生することができる。
[0004]
 しかし、伝送線路2が長い場合や送信データの周波数が非常に高くなった場合には、伝送線路2での劣化が大きくなり、下側に”0”と”1”の列で示すシリアルデータに対する入力受信波形は、図2の(B)に示すような受信信号波形となる。このような受信信号波形の場合、1個のコンパレータで判定したのでは、受信したデータを正しく再生することはできない。そこで、図2の(B)のように、受信データのクロックに応じて信号レベルを検出して、それから受信したデータを正しく再生することが行われる。
[0005]
 そのため、図1に示すように、受信回路3は、入力部分に配置したアナログ・デジタル変換器(ADC)31により、受信信号(アナログ波形)をサンプリングし、デジタル化を行う。等化回路(EQ)32は、ADC31の出力を、伝送線路による波形劣化を補償するように波形整形(等化処理)を行う。整形された受信データは0/1判定されて、その判定結果がラッチ(Decision Latch)およびデマルチプレクサ(Demultiplexer)(D/L DMUX)33により、シリアルデータからパラレルデータに変換される。ADC31でのサンプリングおよび等化回路32での処理のためにクロック信号が必要である。クロック再生(Clock Recovery)回路(CRU)34は、等化回路32の出力する受信データからデータクロックを再生する。なお、以下に説明する回路でも、CRU34が設けられているが、簡略化のために説明および図示は省略する。
[0006]
 図3は、DFE(Decision Feedback Equalizer)と呼ばれる等化回路32の一形態の構成を示す図であり、(A)が概念図を、(B)が具体的な回路構成を示す。図3の(A)に示すように、伝送線路2の伝達関数H(z)とすると、DFE37の伝達関数を1-H(z)となるように調整を行う。1サンプル受信信号はH(z)であり、加算器35で受信信号H(z)にDFE37の出力1-H(z)を加えると、劣化の無い信号が出力されることになり、それをコンパレータ36で判定する。これにより、送信データd nを正しく受信できる。具体的には、前のサンプルデータによる影響を順次補正するために、1つ前のサンプルデータは1サンプリング周期だけ遅延させ、2つ前のサンプルデータは2サンプリング周期だけ遅延させ、以下同様に所定数前までのサンプルデータについて順次遅延させ、遅延させたデータに影響度に応じた係数を乗じて、入力データに加算する。
[0007]
 図3の(B)に示すように、等化回路32は、複数の乗算器h n0からh nmを有するDFE37と、複数の加算器35と、コンパレータ36と、等化処理されたデータをフィードバックするかトレーニングデータをフィードバックするかを切り換えるスイッチ38と、フィードバックするデータを2値化するコンパレータ39と、2値化したフィードバックデータを遅延させてh n1からh nmに印加するデータを生成する複数の遅延器40と、等化処理されたデータと2値化したフィードバックデータとの差を算出してエラー量e nを発生する減算器41と、エラー量e nに基づいて乗算器h n0からh nmの係数をエラー量が小さくなるように更新する係数更新部(LMS(Least-mean-square))42と、を有する。乗算器h n0はADC31の出力するデータに所定係数を乗じて出力し、乗算器h n1からh nmは、遅延させた前のサンプルデータに所定係数を乗じて出力し、加算器35でそれらを加算する。
[0008]
 H(z)は、z関数であり、ハードウエアの制限から、通常有限の項までで打ち切られる。乗算器h n0からh nmの係数は、ここではLMSアルゴリズムを適用して求めた値を設定しているが、あらかじめ固定値が設定される場合もある。この乗算器の係数は、伝送線路の周波数特性を表す。係数更新部42への入力であるエラー量は、この係数を用いて波形整形しても残る、波形の理想波形からの誤差である。この誤差の大きさは、整形された波形の品質を示す。
[0009]
 等化回路については、特許文献1などに記載されているので、これ以上の説明は省略する。
[0010]
 ADCにはさまざまなタイプがあるが、一般にギガビット/秒の高速信号伝送で使用できるADCは、現時点においてはフラッシュ型にほぼ限定される。フラッシュ型ADCは、高側の基準電位と低側の基準電位の間に抵抗列(ラダー抵抗)を設けて、抵抗の接続ノードに、基準電位を分割した分割電位を発生する。複数のコンパレータは、それぞれ入力信号の電圧(入力電圧)と分割電位を比較する。入力電圧がある分割電位より小さければ、その分割電位と比較するコンパレータより上位側のコンパレータの出力は”0”になり、そのコンパレータを含む下位側のコンパレータの出力は”1”になる、所謂温度計(thermometer)形式であり、複数のコンパレータの出力をエンコーダでコード化すると入力電圧のレベルに応じたバイナリィ形式のデジタル出力が得られる。NビットのADCの場合、2 N-1個のコンパレータが必要である。
[0011]
 ADCは、その回路構成素子のサイズや閾値電圧Vthなどのバラツキのため、入出力特性は線形ではなく、非線形性になる。図4は、ADCの非線形性を説明する図である。ADCが実線で階段状に示すような特性を示す場合、その入出力特性は破線で示され、一点鎖線で示す線形の入出力特性と異なる。
[0012]
 等化回路で等化処理を行って正しくデータ受信を行うためには、ADCの入出力特性が線形性を有している必要がある。
[0013]
 ADCの入出力特性が非線形性を有する原因の1つは入力部のオフセットである。そこで、従来例のADC回路では、オフセット電圧発生回路とクロックで動作するスイッチから構成されるオフセットキャンセル回路を内蔵し、それにより非線形性を低減することが行われている。
[0014]
 また、特許文献2は、ADCの出力を変換する変換テーブルを設け、基準信号入力端子から入力される既知のキャリブレーション用信号に基づいて、変換テーブルを作成する非線形性の補正方法を記載している。
[0015]
特許文献1 : 特開2000-224080号公報
特許文献2 : 特開2003-536342号公報

発明の開示

発明が解決しようとする課題

[0016]
 上記のオフセットキャンセル回路を内蔵して非線形性を低減する方法は、(1)オフセット電圧発生回路自体の製造バラツキの問題、(2)負荷容量の増加による高速動作が困難であるという問題、および(3)クロックを必要とするので高速動作するADCではクロックの分配という設計上の困難さに加えて、クロックによるノイズの問題、などのいろいろな問題がある。また、この方法では、ADCの設計時には、実際にADCを使用する回路からの情報がなく、設計時に明確な仕様が得られないため、消費電力を無視して可能な限り非線形性を抑制するように設計を行うことになり、消費電力が大きくなるという問題があった。
[0017]
 また、特許文献2に記載された方法では、キャリブレーション信号が必要である。このため、キャリブレーション信号発生回路を設ける必要がある。また、変換テーブルの作成には、有限のパラメータで特定可能なキャリブレーション信号のパラメータを推定し、その推定から補正信号を生成する過程を必要とするため、高品質のキャリブレーション信号が要求される。
[0018]
 本発明は、このような問題を解決して、ADCの非線形性を高精度に補正することを目的とする。

課題を解決するための手段

[0019]
 図5は、本発明の信号伝送システムの基本構成を示す図である。
[0020]
 図5に示すように、本発明の信号伝送システムは、送信回路1と、伝送線路2と、受信回路3と、を有する。送信回路1は、伝送線路2の特性インピーダンスと同じ出力インピーダンスを有し、シリアルデータを伝送線路2に出力するドライバ12を有する。シリアルデータは、伝送線路2を介して受信回路3に入力される。受信回路3は、受信信号(アナログ波形)をサンプリングし、デジタル化を行うアナログ・デジタル変換器(ADC)31と、伝送線路による波形劣化を補償するように波形整形(等化処理)を行う等化回路(EQ)32と、を有する。以上の構成は、図1の従来例と同じである。本発明の信号伝送システムは、ADC31と等化回路32の間に、ADC31の入出力特性の非線形性を補正するADC補正回路50を設け、ADC補正回路50は、ADC31の出力データと等化回路32の出力に基づいてADC31の入出力特性の非線形性を補正する変換テーブルを作成することを特徴とする。
[0021]
 伝送線路の伝送特性を線形として、そのインパルスレスポンスをh 0とすると、送信回路の送信データ列d n={-1,1}を用いて伝送線路出力、すなわちADCの出力x nは、次の式1で表される。
[0022]
[数1]


[0023]
 なお、ここでは、説明を容易にするために、バイナリ信号伝送の場合を示すが、本発明はこれに限定されない。また、データは”-1”と”+1”であるが、”0”と”1”でもよい。
[0024]
 式1に示すように、伝送線路のインパルス応答は有限(1からMまで)で打ち切られている。式1において、第2項は、現在のデータへの過去のデータからの影響を示している。この影響を符号間干渉成分ISIと称する。この信号がノイズNおよび非線形性誤差(エラー)Er(x n)を含むADC31により量子化(デジタル化)されることになる。従って、ここでは、量子化直前の信号y nとして、次の式2で表される信号を考える。
[0025]
[数2]


[0026]
 ここで、Nは一般的なランダムノイズであり、Er(x n)は時間的に静的なエラーとすることができる。このy nを量子化値(ADC値)に対して等化処理を行い、第2項目をキャンセルするのが等化回路32の役割である。
[0027]
 本発明でも、等化回路32は、図3のDFE(Decision Feedback Equalizer)で実現される。DFEは、DFEの特性を1-H(z)となるように推定および調整することにより、受信回路側の出力を送信データを復元する。伝送線路特性の推定は、図3の(B)に示す例のように、ある係数h nkを求めることにより行われる。その係数を求めるアルゴリズムとしては、例えば、"Least Mean Square"アルゴリズムと呼ばれる推定値の誤差の2乗を最小化するアルゴリズムが使用される。このようにしてISIを減じた量を計算し、計算値を出力ノード”out”に出力する。この出力を、DFEの後に接続される判定回路(コンパレータ)で”-1”か”+1”を判定することで、正しい受信データが再生される。
[0028]
 上記のようにして、ISI成分を減じた残りの値(DFEの出力)は、ADCの入出力特性が線形の場合には、x nへの依存性が無い。しかしながら、ADCの入出力特性が非線形の場合には、Er(x n)の項のために、x nへの依存性が生じる。
[0029]
 図6は、このADCの入出力特性の非線形性に起因するx nへの依存性を説明する図であり、ADC出力値に対するDFE演算結果を示し、実線がADCの入出力特性が非線形である場合を、破線がADCの入出力特性が線形である場合を示す。なお、ここでは、横軸および縦軸の値は、規格化された値である。具体的には、等化処理を行った状態で、送信回路1から各種のシリアルデータのパターンを出力し、それに対するADC31の出力するADC出力と、等化回路32の出力するDFE演算結果を統計処理(各ADC出力値ごとの平均値算出処理)した結果である。また、入出力特性が線形のADCを使用して破線のデータを取得した後、ADCへの入力を図4に示すように変換して強制的に非線形として、ADCに入力してADCが図4に示す非線形性を有するようにして実線のデータが得られることを確認した。
[0030]
 図6に示すように、ADC補正回路50は、実線の入出力特性が破線の入出力特性になるように補正を行う。具体的には、ADC31の出力値と、等化回路32のDFE演算結果に基づいて、図5のようなグラフを算出して変換テーブルを作成する。
[0031]
 このように、本発明によれば、ADC内部に回路を追加せず、またキャリブレーション信号を使用しなくても、ADCの入出力特性を線形にすることができる。これにより、伝送線路を介して送信されるデータを正しく再生する率が向上する、即ち伝送データの再生誤差が低減できる。
[0032]
 なお、上記の説明では、ADCの非線形性のみに着目したが、送信データにも非線形性が存在する。送信回路1は、上記のように2値レベルの送信信号を出力するが、ドライバの応答性の影響で出力は非線形性を有する。送信信号に基づいて図6のグラフを作成し、それに基づいて変換テーブルを作成すれば、ADC補正回路は、送信回路の非線形性とADCの非線形性を合わせて補正することになる。

図面の簡単な説明

[0033]
[図1] 高速な信号伝送システムの概略構成を示す図である。
[図2] 伝送による受信信号の劣化と、ADコンバータの必要性を説明する図である。
[図3] 従来例のDFE(Decision Feedback Equalizer)型等化回路の概略構成と詳細構成を示す図である。
[図4] ADCの非線形性の入出力特性の例を示す図である。
[図5] 本発明の受信回路の基本構成を示す図である。
[図6] ADCの入出力特性の非線形性に起因する入力信号値への依存性を説明する図である。
[図7] 本発明の第1実施形態の受信回路の構成を示す図である。
[図8] 第1実施形態のADC補正回路の補正量演算部の構成図である。
[図9] 第1実施形態のADC補正回路の変換テーブル作成処理を示すフローチャートである。
[図10] 本発明の第2実施形態の受信回路の構成を示す図である。
[図11] 第2実施形態のADC補正回路の補正量演算部の構成図である。
[図12] 第2実施形態のADC補正回路の変換テーブル作成処理を示すフローチャートである。
[図13] 本発明の第3実施形態の受信回路の構成を示す図である。
[図14] 第3実施形態のADC補正回路の補正量演算部の構成図である。
[図15] 第3実施形態のADC補正回路の変換テーブル作成処理を示すフローチャートである。
[図16] 本発明の第4実施形態の信号伝送システムの構成を示す図である。
[図17] 第4実施形態のADC補正回路の変換テーブル作成処理を示すフローチャートである。
[図18] 本発明の第5実施形態の受信回路の構成を示す図である。
[図19] 第5実施形態のADC補正回路の変換テーブル作成処理を示すフローチャートである。

符号の説明

[0034]
 1  送信回路
 2  伝送線路
 3  受信回路
 12  ドライバ
 31  ADコンバータ(ADC)
 32  等化回路(EQ)
 50  ADC補正回路

発明を実施するための最良の形態

[0035]
 以下、本発明の実施形態を添付の図面を参照して説明する。
[0036]
 本発明の第1実施形態の信号伝送システムは、図5に示すような基本構成を有する。図7は、第1実施形態における受信回路3の構成を示すブロック図である。図7に示すように、受信回路3は、ADC31と、等化回路32と、ADC補正回路50と、を有する。
[0037]
 ADC補正回路50は、ADC補正回路50の各要素を制御する制御部51と、等化回路の遅延量に応じてADC31の出力を適宜遅延する遅延段52と、遅延段の出力するADC出力ynと等化回路32の出力するDFE演算結果h 0nとからデータテーブルを作成するデータテーブル作成部53と、データテーブル作成部53からのデータに基づいて補正量を演算する補正量演算部54と、補正量演算部54の演算した補正量に基づいて作成した変換テーブルを有し、遅延段52からのADC出力を変換する変換テーブル部55と、等化回路32に入力する信号をADC31の出力と変換テーブル部55の出力との間で切り換えるスイッチ56と、を有する。
[0038]
 図8は、補正量演算部54の構成を示す図である。補正量演算部54は、所定期間におけるADC値y nに対するh 0nの平均値を演算する平均値演算回路57と、各h 0nから平均値演算回路57の出力する対応する平均値を減算する減算回路58と、各y nから減算回路58の出力を減算する減算回路59と、を有する。
[0039]
 図9は、第1実施形態におけるADCの変換テーブル作成処理を示すフローチャートである。以下、図9のフローチャートに従って、ADCの変換テーブル作成処理を説明する。
[0040]
 ADCの変換テーブル作成処理を開始する前に、等化回路32の係数は設定されているものとする。
[0041]
 ステップ101で、制御部51にカウンタ値Nを設定し、カウンタ動作を開始する。このカウンタ値は、図6に示したグラフを統計的に求めるのに必要な回数である。
[0042]
 ステップ102では、ステップ101と同時に、ADC31の出力が等化回路32に入力するようにスイッチ56を切り換える。
[0043]
 ステップ103では、データテーブル作成部53により、データテーブルが作成される。送信回路1から伝送回路2を介してADC31にシーケンスデータが入力され、それに応じてADC31はADC値y nを出力する。等化回路32は、ADC値に等化処理を行い、式1および2に示す計算結果h 0nを出力する。データテーブル作成部53は、ADC値y nとh 0nを対応付け、各ADC値に対応するh 0nの時間平均(アンサンブル平均)を演算したデータテーブルを作成する。ここで、d nの値は、バイナリ信号伝送の場合には2値であり、データテーブルは、h 0nの符号に対応して2つ用意する。
[0044]
 ステップ104では、カウンタ値が設定したNより大きくなったかを判定し、カウンタ値が設定したNより大きくなるまでステップ103を繰り返す。これにより、N組のADC値y nとh 0nに対するデータテーブルが作成される。
[0045]
 ステップ105では、補正量演算部54が補正量を演算する。図8の平均値演算回路57は、データテーブルにおけるh 0nの平均値を演算し、それをすべてのADC値y nに対するh 0nの期待値とする。この平均値が、図6の破線で示すレベルに相当する。減算器58は、データテーブルにおける各ADC値y nに対応するh 0nの値と平均値との差を演算する。この差が、図6の矢印で示す補正量に相当する。さらに、減算器59は、ADC値y nからこの差を減算する。この減算結果が、ADC値y nを補正するADC補正値である。
[0046]
 上記のように、ここではd nの値は2値であり、データテーブルは、h 0nの符号に対応して2つ存在し、それは図6における下側(ADC値が小さい側)と上側(ADC値が大きい側)の2つのグラフである。図6に示すように、ADC値が中央の付近(ADC値がゼロの付近)では、2つのグラフが存在する。この部分については、2つのグラフから算出される差(矢印)の平均値を使用する。
[0047]
 また、図6で、Aで示す領域は、ADC値のうち、DFE演算結果が”0”と判定されることのない、大きなADC値の範囲を示す。同様に、Bで示す領域は、ADC値のうち、DFE演算結果が”1”と判定されることのない、小さなADC値の範囲を示す。
[0048]
 ステップ106では、変換テーブル部55が、ステップ105で演算したADCの補正値をADC値y nに対して対応付けた変換テーブルを作成する。
[0049]
 ステップ107では、スイッチ56を、変換テーブル部55の出力が等化回路32に入力されるように接続する。これにより、入出力特性の非線形性が補正されたADCの補正値y’ nが等化回路32に入力され、等化処理されることになる。
[0050]
 N個のデータでは、図6のグラフを作成できるように、各ADC値y nが所定以上の頻度で出現することが望ましいが、出現しないにADC値y n対しては、補間法などにより補正値を演算してもよい。
[0051]
 上記の変換テーブル作成処理は、少なくとも初期化時には行う。初期化時に作成した変換テーブルをそのまま維持しても、随時変換テーブル作成処理を行って変換テーブルを更新するようにしてもよい。また、変換テーブルで非線形性が補正された補正値y’ nに対して通常動作を行っている状態で、データテーブル作成部53に補正値y’ nを入力するようにして、上記と同様の処理を行うと、ADCの補正値y’ nに対する更なる補正値が演算できる。この補正値をADCの補正値y’ nに対して適用して変換テーブルを更新してもよい。変換テーブルを更新することにより、温度変化などによるADCの入出力特性の変化に対応できる。
[0052]
 図10は、本発明の第2実施形態の信号伝送システムの受信回路の構成を示す図である。第2実施形態の信号伝送システムは、図5に示すような基本構成を有し、その受信回路は、図10に示すように、第1実施形態の信号伝送システムの受信回路に類似しているが、次の点が異なる。
[0053]
 第2実施形態の第1実施形態との第1の相違点は、スイッチ56を切り換えるセレクタ信号の切り換えタイミングが、すべてのADC値y nが所定の回数以上出現した時に、切り換える点である。補正量演算部54を介してADC値y nを制御部51に入力し、出現回数をカウントし、すべてのADC値y nが所定の回数以上出現した時に、制御部51からのセレクタ信号でスイッチ56を切り換える。
[0054]
 第2の相違点は、第1実施形態では等化回路32の出力する計算結果h 0nを利用したのに対して、第2実施形態では等化回路32で生成されるエラーe nを利用する点である。図3に示すように、等化回路32は、等化処理した結果に対するエラーe nを演算している。等化回路32の係数は、伝送線路2における信号の劣化を補償するように決められており、エラーe nはADCの入出力特性の非線形性に起因すると考えられる。そこで、エラーe nがゼロになるようにすればADCの入出力特性が線形であるといえるので、エラーe nについて図6のようなグラフ、すなわちADC値y nに対するエラーe nをプロットしたグラフを作成する。この場合、期待値はゼロであり、グラフがゼロになるように補正値を算出する。ここで、すべてのADC値y nについてのグラフが作成されることが望ましいが、時間との関係でいくつかのADC値y nについてグラフを作成し、それ以外のADC値については補間して求める。
[0055]
 データテーブル作成部53は、ADC値y nとエラーe nを対応付け、各ADC値y nに対応するエラーe nの時間平均を演算したデータテーブルを作成する。この場合、期待値はゼロだけなので、データテーブルは1つである。
[0056]
 図11は、補正量演算部54の構成を示す図である。上記のように期待値はゼロなので、平均値演算回路57の代わりにゼロを出力するレジスタ60が設けられる。他は第1実施形態と同じであり、説明は省略する。
[0057]
 図12は、第2実施形態におけるADCの変換テーブル作成処理を示すフローチャートである。ステップ203、205、206でエラーe nを使用する点、およびステップ204であるADC値に対して出現回数がNより大きいかを判定する点が、第1実施形態と異なる。他は第1実施形態と同じであり、説明は省略する。
[0058]
 図13は、本発明の第3実施形態の信号伝送システムの受信回路の構成を示す図である。第3実施形態の信号伝送システムは、図5に示すような基本構成を有し、その受信回路は、図13に示すように、第2実施形態の信号伝送システムの受信回路に類似しているが、次の点が異なる。
[0059]
 第3実施形態の第2実施形態との相違点は、制御部51に等化回路32からエラーe nを供給し、さらにカウンタ値Nと共にDFE演算結果のエラーの期待値aを設定する。上記のように、第2実施形態では、図6のようにADC値y nに対するエラーe nをプロットしたグラフを作成し、その期待値をゼロとした。しかし、実際には、期待値がゼロより少しずれていても、エラーが小さい方が等化回路32との等化処理としては好ましい。言い換えれば、ゼロ以外の期待値にすると、エラーe nあるいはエラーe nの2乗より小さくなる場合があるので、そのように変換テーブルを作成する。
[0060]
 第3実施形態では、第2実施形態の変換テーブル作成処理において、エラーe nあるいはエラーe nの2乗が所定の閾値以下となるように期待値aを調整して変換テーブルを作成する。そのため、第3実施形態では、期待値aが可変である。
[0061]
 図14は、補正量演算部54の構成を示す図である。上記のように期待値aは可変であり、平均値演算回路57の代わりに設定された期待値aを出力するレジスタ61が設けられる。他は第1実施形態と同じであり、説明は省略する。
[0062]
 図15は、第3実施形態におけるADCの変換テーブル作成処理を示すフローチャートである。
[0063]
 ステップ301で、制御部51にカウンタ値Nおよびエラーの閾値、期待値の初期値aを設定し、カウンタ動作を開始する。期待値の初期値aは、小さい値に設定する。
[0064]
 ステップ302では、ステップ301と同時に、ADC31の出力が等化回路32に入力するようにスイッチ56を切り換える。
[0065]
 ステップ303では、データテーブル作成部53により、ADC値y nとエラーe nを対応付け、各ADC値y nに対応するエラーe nの時間平均を演算したデータテーブルを作成する。
[0066]
 ステップ304では、上記の所定のADC値について、カウンタ値が設定したNより大きくなったかを判定し、カウンタ値が設定したNより大きくなるまでステップ303を繰り返す。これにより、所定のADC値について、N組以上のADC値y nとh 0nに対するデータテーブルが作成される。
[0067]
 ステップ305では、補正量演算部54が補正量を演算する。この処理は、第2実施形態と同じである。
[0068]
 ステップ306では、変換テーブル部55が、ステップ305で演算したADCの補正値をADC値y nに対して対応付けた変換テーブルを作成する。
[0069]
 ステップ307では、スイッチ56を、変換テーブル部55の出力が等化回路32に入力されるように接続する。これにより、入出力特性の非線形性が補正されたADCの補正値y’ nが等化回路32に入力され、等化処理されることになる。
[0070]
 ステップ308では、変換テーブルにより入出力特性の非線形性が補正されたADCの補正値y’ nに対して等化回路32が等化処理した結果に対してエラーまたはエラーの2乗が算出され、制御部51に出力される。制御部51は、エラーe nあるいはエラーe nの2乗を記憶すると共に、エラーe nあるいはエラーe nの2乗が閾値より小さいかを判定し、小さければ終了し、大きければステップ309に進む。
[0071]
 ステップ309では、期待値aを少し変化させるように再設定した後、ステップ303に戻る。以下、エラーe nあるいはエラーe nの2乗が設定した閾値より小さくなるまでステップ303から309が繰り返され、エラーe nあるいはエラーe nの2乗が閾値以下になるように、期待値aが設定され、それに応じた変換テーブルが作成される。なお、ステップ308では、前の期待値aに応じた変換テーブルを利用した場合のエラーe nあるいはエラーe nの2乗を記憶しており、それから変化させた新しい期待値で逆にエラーe nあるいはエラーe nの2乗が増加したと判定した場合には、期待値aを変化させる方向を変えたり、期待値aの変化を停止して、直前の期待値aに応じた変換テーブルの利用を決定する。
[0072]
 図16は、本発明の第4実施形態の信号伝送システムの構成を示す図である。図16に示すように、送信回路1のドライバ12と、受信回路3のADC補正回路50にキャリブレーション信号が供給されること、および受信回路3に試験電圧発生回路70が設けられていることが、第1実施形態の信号伝送システムと異なる。
[0073]
 試験電圧発生回路70は、ADC補正回路50の制御部51からの指令に基づいて、ADC31の入力量子化範囲より広い直流電圧である試験電圧を発生して、試験電圧をADC31の入力部分に加算する。キャリブレーション信号が供給されると、送信回路1のドライバ12は出力を停止する。言い換えれば、ドライバ12は、出力をハイインピーダンス状態、すなわちオープン状態にする。従って、ADC補正回路50の出力する試験電圧がADC31に入力されることになる。
[0074]
 試験電圧発生回路70は、ADC補正回路50の制御部51の指令に応じて試験電圧を変化させる。制御部51は、等化回路32の出力するADC値の出力頻度をカウントして、ADC31の出力するADC値が全範囲に亘るように、試験電圧を調整する。これにより、ADCの出力を全範囲に渡って試験することが可能であり、接続される送信回路1の特性によらずに、事前に補正を行うことで、変換テーブル作成時間を短縮することができる。他の部分は第1実施形態と同じである。
[0075]
 図17は、第4実施形態におけるADCの変換テーブル作成処理を示すフローチャートである。
[0076]
 ステップ401では、キャリブレーション信号を発生して、送信回路1のドライバ12の出力を停止する。
[0077]
 ステップ402では、制御部51の指令で、試験電圧発生回路70が動作を開始し、試験電圧を発生する。これに応じて、ADC31の入力には試験電圧が印加されるので、ADC31は試験電圧をデジタル変換したADC値を出力する。
[0078]
 ステップ403では、制御部51にカウンタ値Nを設定し、カウンタ動作を開始する。
[0079]
 ステップ404では、ADC31の出力するADC値が等化回路32に入力するようにスイッチ56を切り換える。
[0080]
 ステップ405と406は第1実施形態と同じであり、データテーブルが作成されるが、制御部51が試験電圧発生回路70を制御して、ADC31の出力するADC値が全範囲に亘るように試験電圧を調整する。ADC値が全範囲に渡ってN回以上になるようにデータテーブルが作成されると、ステップ407に進む。
[0081]
 ステップ407および408は第1実施形態のステップ105および106と同じである。
[0082]
 ステップ409では、キャリブレーション信号を停止し、これに応じてドライバ12が出力を行う状態になり、試験電圧発生回路70が動作を停止する。
[0083]
 ステップ410は、第1実施形態のステップ107と同じである。
[0084]
 接続される送信回路1の出力レンジに対して、ADC31の入力レンジ(量子化範囲)を大きくしている場合、送信回路1の非線形性にかかわらず、受信回路3の出荷試験においてADCの入力レンジの全範囲に対して、試験を行う際に非線形性補正を行うことが望ましい。このため、第4実施形態のように、試験電圧発生回路70を設けることが望ましい。なお、第4実施形態のように試験電圧発生回路70を設けて非線形性補正を事前に行うことで、フィールドでの変換テーブルの作成に要する時間を短縮することが可能である。また、前述のように、送信回路1から伝送線路2を介して送信され、ADC31に入力する送信信号に基づいて変換テーブルを作成する第1から第3実施形態では、ADC補正回路50は、送信回路の非線形性とADCの非線形性を合わせて補正することになるが、第4実施形態であれば、変換テーブルは試験電圧発生回路70で発生された信号に基づいて作成されるため、送信回路の非線形性には影響されない。もし、試験電圧発生回路70で発生された信号に基づいて作成した変換テーブルと、第1から第3実施形態で作成した変換テーブルを比較すれば、送信回路の非線形性が判明する。
[0085]
 図18は、本発明の第5実施形態の信号伝送システムの受信回路3の構成を示す図である。第2実施形態の信号伝送システムは、図5に示すような基本構成を有し、その受信回路は、図18に示すように、第1実施形態の信号伝送システムの受信回路に類似しているが、等化回路32の係数h nkが制御部51に供給されることが異なる。制御部51は、等化回路32から供給される計算結果h 0nおよび係数h nkに基づいてADC31の出力範囲を推定する。これは、伝送線路2のロスとADC31の出力のとり得る範囲に関連性があることに基づいており、これによりADC値の頻度をカウントする範囲を限定できるので、時間を短縮できる。
[0086]
 具体的には、制御部51は、係数h nkのnに対する時間平均<hk>(集合平均)を算出し、<h0>-Σhj(j=1,…,M)にフルスケールを乗じた値をフルスケールから減じた値(ここではこれをAとする)から、フルスケールの最大値までが受信データ+1に対してADCの取り得る出力範囲である。同様に、0からAまでが受信データ-1に対してADCの取り得る出力範囲である。従って、この範囲でのみADC値の出現頻度のカウントを行えばよい。
[0087]
 第5実施形態の他の部分は第1実施形態と同じである。
[0088]
 図19は、第5実施形態におけるADCの変換テーブル作成処理を示すフローチャートである。このフローチャートは、図9の第1実施形態のフローチャートと類似しており、異なるのはステップ503および504のみである。
[0089]
 ステップ503では、データテーブルを作成すると共に、上記のようにしてADC31の出力範囲を推定する。ステップ504では、推定した補正範囲においてADCの出現頻度がNより大きいかを判定する。他の説明は省略する。
[0090]
 以上説明したように、本発明では変換テーブルを使用するので、ADC回路内に補正回路を設ける必要がなく、負荷容量が増加しない。例えば、ADC回路内に補正回路を設ける従来例に比べて、容量は約1/2であり、これによりADCの動作可能周波数(帯域)は約2倍である。
[0091]
 また、補正回路を設けないので、クロックで動作する部分を加える必要がなく、上記の従来例に比べて消費電力を約30%低減可能である。
[0092]
 しかも、変換テーブルは、ADCの出力するADC値と等化回路の出力に基づいて作成されるので、簡単な回路構成で実現できる。変換テーブルを使用した従来例では、変換テーブルを作成するために複雑なキャリブレーション信号発生回路を使用するが、本発明ではキャリブレーション信号発生回路は不要である。また、変換テーブルの作成は通常の動作中に行われるので、キャリブレーション時間は不要である。

産業上の利用可能性

[0093]
 本発明は、ADCを使用する信号伝送システム、およびそのような信号伝送システムで使用される受信回路であれば、どのようなものにも適用可能である。

請求の範囲

[1]
 入力信号に応じてデジタルデータを出力するADコンバータと、
 前記ADコンバータの非線形性を補正する補正回路と、
 補正された前記デジタルデータを等化する等化回路と、を備え、
 前記補正回路は、
 前記ADコンバータの出力するデジタルデータを変換する変換テーブルと、
 前記ADコンバータの出力データと前記等化回路の出力から前記変換テーブルを作成する補正量演算部と、を備えることを特徴とする受信回路。
[2]
 前記補正量演算部は、前記ADコンバータによるADC出力値と、前記ADC出力値に対する前記等化回路による推定結果との依存性を無くすように前記変換テーブルを作成することを特徴とする請求項1に記載の受信回路。
[3]
 前記補正量演算部は、前記ADC出力値に対する前記等化回路の推定結果の期待値を平均値とし、各ADC出力値に対する前記推定結果の前記平均値からのずれを、前記依存性を表す値とすることを特徴とする請求項2に記載の受信回路。
[4]
 前記補正量演算部は、前記等化回路が算出するエラーあるいはエラーの2乗値が閾値以下となるように、前記等化回路の推定結果の前記期待値を調整することを特徴とする請求項3に記載の受信回路。
[5]
 前記補正量演算部は、前記ADコンバータの出力範囲内のすべてのADC出力値が所定の頻度以上出現するデータに基づいて前記変換テーブルを作成することを特徴とする請求項1に記載の受信回路。
[6]
 前記補正量演算部は、前記等化回路が算出する等化係数および前記ADコンバータの出力範囲から、実際にADC出力値が取り得る出力範囲を推定し、前記出力範囲内のすべてのADC出力値が所定の頻度以上出現するデータに基づいて前記変換テーブルを作成することを特徴とする請求項1に記載の受信回路。
[7]
 当該受信回路は、任意のレベルのアナログ試験信号を発生する試験電圧発生回路をさらに備え、前記試験電圧発生回路の出力を前記ADコンバータに入力することを特徴とする請求項1に記載の受信回路。
[8]
 ADコンバータと、前記ADコンバータの出力するデジタルデータを変換する変換テーブルと、等化回路と、を有する回路において、前記変換テーブルを作成する方法であって、
 前記ADコンバータの出力データと前記等化回路の出力から前記変換テーブルを作成することを特徴とする方法。
[9]
 前記変換テーブルは、前記ADコンバータのADC出力値に対する前記等化回路の推定結果の依存性を無くすように作成されることを特徴とする請求項8に記載の方法。
[10]
 信号を送信する送信回路と、
 前記送信回路に接続され、前記信号を伝送する伝送線路と、
 前記伝送線路に接続され、伝送された前記信号を受信する受信回路と、を備える信号伝送システムであって、
 前記受信回路は、
 受信した前記信号を多ビットのデジタル信号に変換するADコンバータと、
 前記ADコンバータの非線形性を補正する補正回路と、
 補正された前記デジタルデータを等化する等化回路と、を備え、
 前記補正回路は、
 前記ADコンバータの出力するデジタルデータを変換する変換テーブルと、
 前記ADコンバータの出力データと前記等化回路の出力から前記変換テーブルを作成する補正量演算部と、を備えることを特徴とする信号伝送システム。
[11]
 ADコンバータと、
 前記ADコンバータの出力を補正する補正部と、
 前記ADコンバータの出力もしくは前記補正部の出力を等化する等化部と
を有し、
 前記補正部は、前記ADコンバータの出力を変換テーブルの補正量に基づいて補正して前記等化部に出力し、
 前記変換テーブルには、前記等化部において所定の重み付けをされた前記ADコンバータの出力と、前記所定の重み付けをされた前記ADコンバータの出力を基準値に基づいて判定した判定値と、の誤差に応じた前記補正量が格納されることを特徴とする受信回路。
[12]
 前記ADコンバータの出力もしくは前記補正部の出力を選択して、前記等化部に出力する選択部を有し、
 前記選択部は、第1の所定期間に前記ADコンバータの出力を選択し、第2の所定期間に前記補正部の出力を選択し、
 前記変換テーブルには、前記第1の所定期間における前記補正量が格納され、
 前記補正部は、前記第2の所定期間に、前記第1の所定期間における前記補正量を格納した変換テーブルに基づいて、前記ADコンバータの出力を補正することを特徴とする請求項11記載の半導体装置。
[13]
 前記第1の所定期間と前記第2の所定期間とに基づき、前記選択部の出力として、前記ADコンバータの出力及び前記補正部の出力が交互に選択されるよう制御する制御部を有することを特徴とする請求項12記載の半導体装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]