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1. (WO2009034917) ジッタ抑圧回路及びジッタ抑圧方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/034917    国際出願番号:    PCT/JP2008/066001
国際公開日: 19.03.2009 国際出願日: 04.09.2008
IPC:
H03L 7/107 (2006.01), H03L 7/093 (2006.01), H03K 5/00 (2006.01)
出願人: NEC Corporation [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (米国を除く全ての指定国).
ADACHI, Takahiro [JP/JP]; (JP) (米国のみ)
発明者: ADACHI, Takahiro; (JP)
代理人: MARUYAMA, Takao; MARUYAMA PATENT OFFICE, SAM Build. 3floor 38-23, Higashi-Ikebukuro 2-chome Toshima-ku, Tokyo 1700013 (JP)
優先権情報:
2007-236563 12.09.2007 JP
発明の名称: (EN) JITTER SUPPRESSION CIRCUIT AND JITTER SUPPRESSION METHOD
(FR) CIRCUIT DE SUPPRESSION D'INSTABILITÉ ET PROCÉDÉ DE SUPPRESSION D'INSTABILITÉ
(JA) ジッタ抑圧回路及びジッタ抑圧方法
要約: front page image
(EN)A jitter suppression circuit and a jitter suppression method in which high jitter suppression characteristics are attained while shortening the pull-in time. In a jitter suppression circuit (1, 2) using a digital phase lock loop (2), a judgment is made whether a loop is in a synchronous state or not (8) using the phase difference of an input clock and an output clock (7), and the characteristics of a loop filter (9) are varied based on the judgment, thereby attaining high jitter suppression characteristics and shortening of the pull-in time.
(FR)Circuit de suppression d'instabilité et procédé de suppression d'instabilité, des caractéristiques de suppression d'instabilité élevées étant obtenues tout en diminuant le temps d'accrochage. Dans un circuit de suppression d'instabilité (1, 2) qui utilise une boucle à verrouillage de phase numérique (2), un jugement est effectué quant au fait qu'une boucle soit dans un état synchrone ou non (8) à l'aide de la différence de phase d'une horloge d'entrée et d'une horloge de sortie (7), et les caractéristiques d'un filtre à boucle (9) sont variées sur la base du jugement, ce qui permet d'obtenir des caractéristiques de suppression d'instabilité élevées et une diminution du temps d'accrochage.
(JA) 引き込み時間の短縮と高いジッタ抑圧特性の両立を図ったジッタ抑圧回路及びジッタ抑圧方法を提供する。 ディジタル位相同期ループ(2)を使用したジッタ抑圧回路(1,2)において,入力クロックと出力クロックの位相差を用いて(7),ループが同期状態にあるか否かを判定し(8),その結果によりループフィルタ(9)の特性を変化させることで,引込み時間の短縮と高いジッタ抑圧効果を両立させることができる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)