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World Intellectual Property Organization
1. (WO2009028375) 半導体装置及びその製造方法

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/028375    国際出願番号:    PCT/JP2008/064853
国際公開日: 05.03.2009 国際出願日: 20.08.2008
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
出願人: SEIKO INSTRUMENTS INC. [JP/JP]; 8, Nakase 1-chome, Mihama-ku, Chiba-shi Chiba 2618507 (JP) (米国を除く全ての指定国).
RISAKI, Tomomitsu [JP/JP]; (JP) (米国のみ)
発明者: RISAKI, Tomomitsu; (JP)
代理人: MATSUSHITA, Yoshiharu; AIOS Hiroo Building 807 11-2 Hiroo 1-chome Shibuya-ku, Tokyo 150-0012 (JP)
2007-220964 28.08.2007 JP
(JA) 半導体装置及びその製造方法
要約: front page image
(EN)Provided is a high driving performance horizontal MOS wherein a gate width is increased per unit area by forming a plurality of trenches horizontal to the gate length direction. The semiconductor device is provided with a well region, which is formed of a high resistance first conductivity type semiconductor and is arranged at a prescribed depth from the surface of a semiconductor substrate so as to improve driving performance without increasing an element area; a plurality of trenches reaching a depth in the well region from the surface; a gate insulating film arranged on the surface of an uneven section formed by the trenches; a gate electrode film arranged on the surface of the substrate by being brought into contact with the gate electrode embedded in the trench, in the uneven region excluding the gate electrode embedded in the trench and a region close to the ends of the trenches on the both sides; a gate electrode film embedded in the trench close to the ends of the trenches by being brought into contact with the gate electrode film so that the surface is at a position deeper than the surface of the semiconductor substrate; and a source region and a drain region, which are two low resistance second conductivity type semiconductor layers arranged at positions shallower than the well region from a semiconductor surface not brought into contact with the gate electrode film.
(FR)L'invention porte sur un métal-oxyde-semiconducteur (MOS) horizontal à performance de commande élevée, dans lequel une largeur de grille est augmentée par unité de surface grâce à la formation d'une pluralité de tranchées horizontales par rapport à la direction de longueur de grille. Le dispositif semi-conducteur comporte une région de puits qui est constituée d'un semi-conducteur de premier type de conductivité de haute résistance et qui est disposée à une profondeur prescrite par rapport à la surface d'un substrat semi-conducteur, de façon à améliorer une performance de commande sans augmenter une surface d'élément ; une pluralité de tranchées atteignant une profondeur dans la région de puits à partir de la surface ; un film isolant de grille disposé sur la surface d'une section irrégulière formée par les tranchées ; un film d'électrode de grille disposé sur la surface du substrat en étant amené en contact avec l'électrode de grille incorporée dans la tranchée, dans la région irrégulière à l'exclusion de l'électrode de grille incorporée dans la tranchée et d'une région proche des extrémités des tranchées sur les deux côtés ; un film d'électrode de grille incorporé dans la tranchée à proximité des extrémités des tranchées, en étant amené en contact avec le film d'électrode de grille de telle sorte que la surface est à une position plus profonde que la surface du substrat semi-conducteur ; et une région de source et une région de drain, qui sont deux couches semi-conductrices d'un deuxième type de conductivité de faible résistance disposées à des positions moins profondes que la région de puits par rapport à une surface de semi-conducteur qui n'est pas amenée en contact avec le film d'électrode de grille.
(JA) ゲート長方向に対し水平に複数本のトレンチを形成することにより単位面積当たりのゲート幅を増大させる高駆動能力横型MOSにおいて、素子面積を増加させずに更に駆動能力を向上させために、半導体基板表面から一定の深さに設けられた高抵抗第一導電型半導体のウェル領域と、前記ウェル領域の表面から途中の深さまで達する複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極と前記トレンチ両端付近を除く前記凹凸部領域において前記トレンチ内部に埋め込まれたゲート電極と接触して基板表面に設けられたゲート電極膜と、前記ゲート電極膜と接触して前記トレンチ両端付近のトレンチ内部に半導体基板表面より深い位置に表面が位置するように埋め込まれたゲート電極膜と、前記ゲート電極膜と接触していない半導体面から前記ウェル領域の深さより浅く設けられた2つの低抵抗第二導電型半導体層であるソース領域とドレイン領域を有する半導体装置とした。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)